ADCLK914超快型SiGe開集HVDS時(shí)鐘/數(shù)據(jù)緩沖器技術(shù)手冊

概述
ADCLK914是一款采用ADI公司專利的互補(bǔ)雙極性(XFCB-3)硅鍺(SiGe)工藝技術(shù)制造的超快型時(shí)鐘/數(shù)據(jù)緩沖器。ADCLK914具備高壓差分信號(hào)(HVDS)輸出，適合用于驅(qū)動(dòng)ADI最新的高速數(shù)模轉(zhuǎn)換器(DAC)。ADCLK914具備單個(gè)差分開集輸出。
數(shù)據(jù)表：*附件：ADCLK914超快型SiGe開集HVDS時(shí)鐘 數(shù)據(jù)緩沖器技術(shù)手冊.pdf

ADCLK914緩沖器的工作頻率高達(dá)7.5 GHz，其傳播延遲為160 ps，僅增加110 fs的隨機(jī)抖動(dòng)(RJ)。

輸入具有100 Ω中心抽頭片內(nèi)端接電阻，并接受LVPECL、CML、CMOS、LVTTL或LVDS(僅交流耦合)。VREF引腳可用來為交流耦合輸入提供偏置。

HVDS輸出級(jí)可以直接將每端1.9 V驅(qū)動(dòng)至端接于VCC的50 Ω傳輸線路中，從而獲得3.8 V的總差分輸出擺幅。

ADCLK914采用16引腳LFCSP封裝。額定工作溫度范圍為擴(kuò)展的工業(yè)溫度范圍?40°C至+125°C。

應(yīng)用

• 時(shí)鐘和數(shù)據(jù)信號(hào)恢復(fù)
• 高速轉(zhuǎn)換器時(shí)鐘
• 寬帶通信
• 蜂窩基礎(chǔ)設(shè)施
• 高速線路接收機(jī)
• ATE和高性能儀器儀表
• 電平轉(zhuǎn)換
• 閾值檢測

特性

• 7.5 GHz工作頻率
• 160 ps傳播延遲
• 100 ps輸出上升時(shí)間/下降時(shí)間
• 110 fs隨機(jī)抖動(dòng)
• 片內(nèi)輸入端接電阻
• 擴(kuò)展工業(yè)溫度范圍：
  ?40°C to +125°C
• 3.3 V電源(VCC ? V EE )

框圖

引腳配置描述

典型性能特征

應(yīng)用信息

電源/接地布局和旁路

ADCLK914緩沖器專為高速應(yīng)用而設(shè)計(jì)。因此，必須采用高速設(shè)計(jì)技術(shù)才能達(dá)到規(guī)定的性能。對(duì)于多層電路板的負(fù)電源（V_{EE}）和正電源（V_{CC}）層，使用低阻抗電源層至關(guān)重要。提供最低電感的開關(guān)電流返回路徑可確保目標(biāo)應(yīng)用獲得最佳性能。

充分旁路輸入和輸出電源也很重要。在接地層幾英寸范圍內(nèi)放置一個(gè)1 μF電解旁路電容。此外，放置多個(gè)高質(zhì)量的0.001 μF旁路電容，盡可能靠近每個(gè)**V_{CC}**電源引腳，并通過冗余過孔將電容連接到接地層。仔細(xì)選擇高頻旁路電容，以實(shí)現(xiàn)最低電感和等效串聯(lián)電阻（ESR）。為提高高頻旁路效率，盡量減少寄生布局電感。

大電流會(huì)在**V_{EE}和V_{CC}**引腳處產(chǎn)生顯著的寄生電感。應(yīng)嚴(yán)格避免器件被ADCLK914驅(qū)動(dòng)時(shí)出現(xiàn)這種情況。

LVDS輸出級(jí)

ADCLK914可提供與任何CMOS器件的雙極接口。輸出可直接連接到接收器件的輸入，也可放置在靠近時(shí)鐘分配樹的位置，以實(shí)現(xiàn)單端CMOS和PECL電平。

互連線必須短且精心設(shè)計(jì)，因?yàn)閱味硕私釉O(shè)計(jì)在電壓較低的雙端端接傳輸技術(shù)方面余量較小。

與高速DAC接口

ADCLK914旨在驅(qū)動(dòng)高幅度、低抖動(dòng)時(shí)鐘信號(hào)進(jìn)入高速、多輸入（MIPI）的DAC。ADCLK914應(yīng)放置在盡可能靠近時(shí)鐘輸入的DAC位置，以便高斜率和高幅度時(shí)鐘信號(hào)能夠到達(dá)這些器件，且不會(huì)導(dǎo)致占空比失真。

優(yōu)化高速性能

與任何高速電路一樣，正確的設(shè)計(jì)和布局技術(shù)對(duì)于實(shí)現(xiàn)預(yù)期的特定性能至關(guān)重要。串?dāng)_、電容、電感、電感耦合以及其他寄生效應(yīng)會(huì)導(dǎo)致信號(hào)完整性問題，進(jìn)而嚴(yán)重影響輸入和輸出傳輸線的性能，還可能降低輸出斜率。

輸入和輸出匹配對(duì)性能有顯著影響。ADCLK914緩沖器提供內(nèi)部50 Ω端接電阻，用于兩個(gè)Buff D和D輸出。通常，返回引腳連接到提供的參考引腳，或連接到與不同PECL一起使用時(shí)為V_{CC} - 2 V的匯點(diǎn)，或與標(biāo)準(zhǔn)或低擺幅PECL、CML、CMOS或LVTTL源一起使用時(shí)為**V_{CC}**的匯點(diǎn)，如圖15所示。

注意，ADCLK914 **V_{CC}電源應(yīng)持續(xù)監(jiān)控，以避免因V_{CC}或V_{EE}**瞬間短路以及電容充電電流而造成損壞，因?yàn)檫@些情況會(huì)使電源無法充分供電。

仔細(xì)使用陶瓷電容旁路端接電位，以防止寄生電感對(duì)輸入信號(hào)產(chǎn)生不必要的干擾。由于輸入直接耦合到源，必須注意確保引腳處于指定的差分和共模范圍內(nèi)。

如果返回引腳浮空，器件將呈現(xiàn)100 Ω交叉端接，但此時(shí)信號(hào)源必須控制共模電壓并提供輸入偏置電流。

輸入引腳之間設(shè)有靜電放電（ESD）/鉗位二極管，以防止輸入晶體管產(chǎn)生過大偏移。ESD二極管并非針對(duì)最佳性能進(jìn)行優(yōu)化。如果需要鉗位，建議使用合適的外部二極管。

隨機(jī)抖動(dòng)

ADCLK914緩沖器經(jīng)過專門設(shè)計(jì)，可在較寬的輸入斜率范圍內(nèi)將額外的隨機(jī)抖動(dòng)降至最低。只要有可能，應(yīng)使用快速肖特基二極管衰減器來降低過大輸入信號(hào)的斜率，因?yàn)樗p器應(yīng)采用低損耗電介質(zhì)或具有良好高頻特性的電纜。

典型應(yīng)用電路