TPS3808-EP 增強(qiáng)型產(chǎn)品低靜態(tài)電流、可編程延遲監(jiān)控電路數(shù)據(jù)手冊

TPS3808xxx 系列微處理器監(jiān)控電路 監(jiān)控 0.4 V 至 5.0 V 的系統(tǒng)電壓，當(dāng) SENSE 電壓降至預(yù)設(shè)閾值以下或手動復(fù)位時，觸發(fā)漏極開路 RESET 信號 （MR） 引腳降至邏輯低電平。RESET 輸出 在 SENSE 電壓和手動復(fù)位后，用戶可調(diào)的延遲時間內(nèi)保持低電平 （MR） 返回高于相應(yīng)閾值的 SET 值。
*附件：TPS3808-EP 低靜態(tài)電流、可編程延遲監(jiān)控電路數(shù)據(jù)表.pdf

TPS3808 使用精密參考來實現(xiàn) 0.5% 的閾值精度，以實現(xiàn) V 它 ≤ 3.3 V。通過斷開 CT引腳，300 ms，通過連接 CTpin 到 VDD 系列使用電阻器，或者用戶可以在 1.25 ms 到 10 s 之間調(diào)整 連接 CTpin 連接到外部電容器。TPS3808 具有非常低的 典型靜態(tài)電流為 2.4 μA，因此非常適合電池供電應(yīng)用。是的 采用小型 SOT-23 封裝，額定溫度范圍為 –55°C 至 +125°C （噸 J ).

特性

• 受控基線
  • 一個裝配站點(diǎn)
  • 一個測試站點(diǎn)
  • 一個制造工地
• –55°C 至 125°C 的擴(kuò)展溫度性能
• 增強(qiáng)的 Diminishing Manufacturing Source
  （DMS） 支持
• 增強(qiáng)的產(chǎn)品變更通知
• 資格血統(tǒng)書^1^
• 具有可調(diào)
  延遲時間的上電復(fù)位發(fā)生器：1.25 ms 至 10 s
• 極低靜態(tài)電流：2.4 μA（典型值）
• 高閾值精度：0.5% （典型值）
• 提供 0.9 V 至 5 V 標(biāo)準(zhǔn)電壓
  軌的固定閾值電壓和低至 0.4 V 的可調(diào)電壓
• 手動復(fù)位 （MR） 輸入
• 漏極開路 RESET 輸出
• 溫度范圍：–55°C 至 125°C
• 小型 SOT-23 封裝

參數(shù)

方框圖

1. 概述

TPS3808-EP是一款低靜態(tài)電流、可編程延遲的監(jiān)控電路，用于系統(tǒng)電壓監(jiān)控。當(dāng)監(jiān)控的電壓降至預(yù)設(shè)閾值以下或手動復(fù)位（MR）引腳被拉低時，該電路會觸發(fā)一個RESET信號。RESET信號保持低電平狀態(tài)一段用戶可調(diào)整的時間后復(fù)位。

2. 主要特性

• ?低靜態(tài)電流?：典型值為2.4μA，適用于電池供電的應(yīng)用。
• ?可編程延遲?：RESET信號的延遲時間可以從1.25ms到10秒調(diào)整。
• ?高閾值準(zhǔn)確性?：0.5%典型值。
• ?寬電壓范圍?：監(jiān)控電壓范圍從0.4V到5.0V。
• ?小型封裝?：SOT-23封裝，節(jié)省空間。
• ?溫度范圍?：擴(kuò)展溫度范圍，從-55°C到125°C。

3. 應(yīng)用

• DSP或微控制器應(yīng)用
• 筆記本電腦/臺式電腦
• PDA和手持產(chǎn)品
• 便攜式和電池供電產(chǎn)品
• FPGA和ASIC應(yīng)用

4. 引腳功能

• ?RESET?：開漏輸出，當(dāng)RESET被觸發(fā)時（SENSE電壓低于閾值或MR引腳為低電平）變?yōu)榈妥杩範(fàn)顟B(tài)。
• ?GND?：接地引腳。
• ?MR?：手動復(fù)位輸入，拉低此引腳會觸發(fā)RESET。
• ?CT?：復(fù)位延遲編程引腳，通過連接至VDD、接地或外部電容來設(shè)置延遲時間。
• ?SENSE?：監(jiān)控電壓輸入引腳，當(dāng)電壓低于閾值時觸發(fā)RESET。
• ?VDD?：供電電壓引腳，建議在附近放置一個0.1μF的陶瓷電容。

5. 電氣特性

• ? 供電電壓（VDD） ?：1.7V至6.5V。
• ? 靜態(tài)電流（IDD） ?：在VDD=3.3V時，典型值為2.4μA；在VDD=6.5V時，典型值為5.0μA。
• ? RESET低電平輸出電壓（VOL） ?：在VDD=1.8V至6.5V時，典型值為0.4V。
• ?閾值電壓準(zhǔn)確性?：V IT ≤3.3V時為±0.5%，3.3V < V IT ≤5.0V時為±1.0%。

6. 延遲時間設(shè)置

• ?固定延遲?：將CT引腳連接至VDD（通過40kΩ至200kΩ電阻）可設(shè)置300ms延遲；將CT引腳開路可設(shè)置20ms延遲。
• ?可編程延遲?：在CT引腳和GND之間連接一個≥100pF的電容，延遲時間可通過公式計算：Delay (s) = C T (nF) × 10?3 (s) + 0.5 × 10?3 (s)。

7. 典型應(yīng)用

• 文件提供了一個典型應(yīng)用電路，展示了如何使用TPS3808-EP來監(jiān)控一個3.3V處理器的供電電壓。RESET輸出連接至處理器的復(fù)位輸入，并通過一個上拉電阻保持高電平。

8. 布局建議

• 確保VDD引腳的連接低阻抗，并在附近放置一個0.1μF的陶瓷電容。
• 避免SENSE引腳到電阻分壓器的長走線。
• RESET引腳應(yīng)通過一個上拉電阻連接至適當(dāng)?shù)碾妷很?，電阻值不?yīng)小于10kΩ。