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ADCLK950 2路可選輸入、10路LVPECL輸出、SiGe時(shí)鐘扇出緩沖器技術(shù)手冊(cè)

要長(zhǎng)高 ? 2025-04-11 09:43 ? 次閱讀

概述
ADCLK950是一款超快時(shí)鐘扇出緩沖器,采用ADI公司專有的XFCB3硅-鍺(SiGe)雙極性工藝制造,設(shè)計(jì)用于要求低抖動(dòng)的高速應(yīng)用。
數(shù)據(jù)表:*附件:ADCLK950 2路可選輸入、10路LVPECL輸出、SiGe時(shí)鐘扇出緩沖器.pdf

該器件具有兩個(gè)差分輸入,通過IN_SEL控制引腳進(jìn)行選擇。兩個(gè)輸入均配備中心抽頭、差分、100 Ω片內(nèi)端接電阻,接受直流耦合LVPECL、CML、3.3 V CMOS(單端)以及交流耦合1.8 V CMOS、LVDS和LVPECL輸入。提供VREFx引腳用于偏置交流耦合輸入。

ADCLK950內(nèi)置10個(gè)全擺幅射極耦合邏輯(ECL)輸出驅(qū)動(dòng)器。對(duì)于LVPECL(正ECL)工作模式,VCC偏置至正電源,VEE偏置至接地。對(duì)于ECL工作模式,VCC偏置至接地,VEE偏置至負(fù)電源。

輸出級(jí)旨在從各端將800 mW直接驅(qū)動(dòng)至端接于VCC? 2 V的50 Ω負(fù)載,從而獲得1.6 V的總差分輸出擺幅。

ADCLK950采用40引腳LFCSP封裝,額定工作溫度范圍為?40°C至+85°C標(biāo)準(zhǔn)工業(yè)溫度范圍。

應(yīng)用

特性

  • 2個(gè)可選差分輸入
  • 工作頻率:4.8 GHz
  • 寬帶隨機(jī)抖動(dòng):75 fs rms
  • 片內(nèi)輸入端接
  • 電源:3.3 V

框圖
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引腳配置描述
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典型性能特征
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功能描述

時(shí)鐘輸入

ADCLK950從兩個(gè)輸入中的一個(gè)接收差分時(shí)鐘輸入,并將選定的時(shí)鐘分配到所有十個(gè)LVPECL輸出。規(guī)定的最大頻率是輸出電壓擺幅為標(biāo)準(zhǔn)LVPECL擺幅50%時(shí)的點(diǎn)(見圖4)。有關(guān)時(shí)鐘輸入的更多詳細(xì)信息,請(qǐng)參見功能框圖(圖1)和“一般說明”部分。圖19展示了23種不同的時(shí)鐘輸入端接方案。

輸出抖動(dòng)性能會(huì)因輸入斜率低于4 V/ns而下降,如圖12所示。ADCLK950經(jīng)過專門設(shè)計(jì),可在較寬的輸入斜率范圍內(nèi)將額外的隨機(jī)抖動(dòng)降至最低。只要有可能,應(yīng)使用快速肖特基二極管衰減器來降低過大輸入信號(hào)的斜率,因?yàn)樗p器應(yīng)采用低損耗電介質(zhì)或具有良好高頻特性的電纜。

時(shí)鐘輸出

規(guī)定的性能要求使用合適的傳輸線終端。ADCLK950的LVPECL輸出旨在直接驅(qū)動(dòng)800 mV至50 Ω電纜,或驅(qū)動(dòng)至以VCC - 2 V為參考端接50 Ω的微帶線或帶狀線傳輸線,如圖14所示。LVPECL輸出級(jí)如圖13所示。此輸出級(jí)經(jīng)過優(yōu)化,可實(shí)現(xiàn)最佳的高速信號(hào)傳輸線匹配。如果高速信號(hào)布線長(zhǎng)度超過一厘米,無論是微帶線還是帶狀線技術(shù),都需要適當(dāng)?shù)膫鬏斁€端接,以確保正確的定時(shí),并防止過度的輸出振鈴和與脈沖寬度相關(guān)的傳播延遲色散。

戴維南等效端接使用電阻網(wǎng)絡(luò)為L(zhǎng)VPECL驅(qū)動(dòng)器提供50 Ω直流端接,該直流電壓低于VS_DRV。在此方案中,VS_DRV上的直流偏置點(diǎn)應(yīng)等于接收緩沖器的V?。盡管圖15所示的電阻組合會(huì)產(chǎn)生VS_DRV - 2 V的直流偏置點(diǎn),但實(shí)際的共模電壓為VS_DRV - 1.3 V,因?yàn)橛蓄~外電流從ADCLK950 LVPECL驅(qū)動(dòng)器的下拉電阻流出。

LVPECL Y端接是一種出色的端接方案,它使用最少的組件,同時(shí)提供奇模和偶模阻抗匹配。偶模阻抗匹配在高頻下緊密耦合傳輸線時(shí)很重要。其主要缺點(diǎn)是,它在改變LVPECL驅(qū)動(dòng)器射極跟隨器的驅(qū)動(dòng)強(qiáng)度方面靈活性有限。在驅(qū)動(dòng)長(zhǎng)走線時(shí),這通常不是問題。
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