Zynq7000處理器的配置詳解

Zynq-7000配置

添加好ZYNQ7 Processing System IP核后，需要對其進行配置，雙擊彈出如下窗口。綠色部分表示ZYNQ PS部分中可配置的項目，可以雙擊轉向相應的設置界面，也可以直接在左邊的導航列表中選擇。

頂部有4個按鈕，Documentation查找與Zynq相關的文檔；Presets保存或導入一些預設配置；IP Location顯示了該IP所在路徑；Import XPS Settings導入由XPS工程產生的XML文件，該文件包含對Zynq處理器的配置。XPS是老版ISE使用的嵌入式開發(fā)工具。

1. MIO與EMIO配置

在Peripheral I/O Pins（如下圖）或MIO Configuration中可以查看和配置I/O管腳。Zynq-7000器件的PS部分有超過20種可選的外設，設計者可以將這些外設直接與專用的復用I/O相連，通常稱為MIO；也可以使用擴展的復用I/O，通常稱為EMIO。

設計者可以配置MIO的電平標準，如果要使用某個外設，選中復選框即可（會感覺和STM32 CubeMX軟件的使用有些相似）。PS的MIO劃分在Bank0（pin0-15）和Bank1（pin16-53）兩個電壓域內，每個bank內的MIO可以獨立編程，支持1.8、2.5、3.3V的CMOS單端模式，1.8V的HSTL差分模式。我們都知道每個bank的電壓必須相同，但是不同管腳可以有不同的I/O標準。

2. 閃存接口

Zynq-7000支持Quad-SPI Flash、SRAM/NOR Flash和NAND Flash三種閃存，配置時只能選擇其中一個。注意外設之間如果發(fā)生管腳沖突，會用紅色提示。如下圖SRAM和Enet0之間發(fā)生了沖突：

3. 時鐘配置

Clock Configuration中進行Zynq-7000器件的時鐘配置。這里可以設置外設的時鐘，PS上外設的時鐘源可以由內部PLL生成，也可以來自外部時鐘源。同一個PLL可能要產生多個頻率，導致得到的頻率不是完全準確，在Actual Frequency列中查看能夠實現的實際頻率。PS的輸入頻率范圍限制在30~60MHz之間，通常都會選擇33.33MHz，便于產生內部所需的時鐘頻率。

4. DDR配置

Zynq-7000的內存控制器支持DDR2、DDR3、DDR3L和LPDDR2，主要由三部分組成：

DDRI：DDR接口，AXI內存端口接口。DDRI有4個64位同步AXI接口，可以同時為多個AXI主機提供服務。每個AXI接口都有一個專用FIFO。一個AXI端口專用于CPU和ACP的L2緩存；兩個端口專用于AXI_HP接口；AXI互聯網絡上的其它主機共享第四個端口。

DDRC：帶有事務調動程序的核控制器，包含兩個內容尋址存儲器（CAMs），用于執(zhí)行DDR數據服務調度，最大化DDR內存的效率。同時包含一個低延遲的“fly-by”通道，允許在不通過CAM的情況下訪問DDR內存。

DDRP：帶有數字PHY（物理層）的控制器。PHY處理來自控制器的讀、寫請求，在目標DDR內存的時序約束下轉換為特定信號。PHY利用來自控制器的信號產生內部信號，通過數字PHY連接到引腳。Zynq的DDR管腳在PCB上直接與DDR器件相連。

PS中DDR的大致工作流程為：根據請求等待時間、請求的緊急性、請求是否與前一個請求在同一頁內，DDRI對來自8個端口（4個讀、4個寫）的請求進行仲裁，選擇一個請求通過一個讀寫流接口傳遞到DDRC中，同時DDRP驅動DDR的事務。

在DDR Configuration中完成DDR控制器的配置，DDR型號要與開發(fā)板相符：

5. GIC中斷控制器

在Interrupts中對通用中斷控制器GIC(Generic Interrupt Controller)進行配置。GIC用于管理從PS和PL發(fā)送到CPU中的終端。當CPU接口接收一個新中斷時，GIC以編程的方式啟用、禁用、屏蔽與優(yōu)先處理中斷源，并將其發(fā)送到選定的CPU。此外，GIC還支持安全擴展，以實現安全感知系統(tǒng)。

目前，控制器基于ARMGIC架構版本1.0。獨立總線通過避免互聯網絡中出現臨時阻塞訪問寄存器，以實現快速讀、寫響應。中斷分配器集中所有中斷源，再將最高優(yōu)先級的中斷源分配到CPU。

當把一個中斷定向到多個CPU時，GIC可以確保每次只有一個CPU接收中斷。所有中斷源包含一個獨一無二的中斷ID號，都有自己的可配置的優(yōu)先級和目標CPU列表。

6. AXI_HP接口

4個AXI_HP接口為PL總線主程序提供了到DDR和OCM內存的高帶寬數據通道，每個接口有兩個用于讀寫通信的FIFO緩沖區(qū)。內存互連的PL將高速AXI_HP端口布線到兩個DDR內存端口或OCM。AXI_HP接口也可以用作AXI_FIFO接口，利用其緩沖能力。

在PS-PL Configuration中的HP Slave AXI Interface中可以啟用這些接口：

簡而言之，這種接口為PL主機和PS內存（DDR或OCM）之間提供了一種高吞吐量數據通道。

7. AXI ACP接口

ACP接口允許對PL主機進行低延遲訪問，帶有可選的coherency和L1、L2緩存。從系統(tǒng)角度來看，ACP接口具有與APU CPU類似的連通性，因此ACP可以直接在APU塊爭取資源。在PS-PL Configuration中的ACP Slave AXI Interface中可以啟用該接口：

8. AXI GP接口

這種接口將主機與從機端口直接相連，不需要額外的FIFO緩沖。AXI_HP接口帶有精心設計的FIFO緩沖，以提高性能和吞吐量。與其不同，由于沒有FIFO，AXI_GP接口的性能受到主機和從機端口的限制。這種接口用于往往不會太關注性能的一般用途。在PS-PL Configuration中的GP Master/Slave AXI Interface中可以啟用該接口：

9. PS-PL交叉觸發(fā)接口

Zynq內部有個基于交叉觸發(fā)機制的嵌入式交叉觸發(fā)器ECT。該組件基于CoreSight技術，通過發(fā)送觸發(fā)器和接收觸發(fā)器來和其它組件交互。ECT主要由交叉觸發(fā)矩陣（CTM）和交叉觸發(fā)接口（CTI）組成。

一個或多個CTM組成一個具有多個頻道的廣播網絡，一個CTI在一個或多個通道上監(jiān)聽某一事件，將接收到的事件映射到觸發(fā)器，然后將觸發(fā)器發(fā)送到一個或多個與CTI相連的CoreSight組件中。CTI也可以組合和映射來自多個CoreSight組件的觸發(fā)器，并將其作為事件在一個或多個頻道中廣播。

在PS-PL Configuration中的PS-PL Cross Trigger Interface中可以啟用該功能：

Zynq中的PL部分

我相信不少人在沒接觸Zynq前會產生這樣的疑問：Zynq能否當作一個純FPGA來使用？答案當然是可以的。如果不用Zynq中的ARM處理器，則開發(fā)流程與7系列FPGA完全相同。但Zynq的閃存接口是與PS部分相連的，因此我們不能將“純FPGA”程序固化到板子上，必須由處理器來引導。

Zynq中的可編程邏輯部分（PL）采用的也是與7系列相同的架構，下面還是給出其中包含的資源種類：

可配置邏輯塊（CLB），包含帶有存儲功能的6輸入查找表（LUT）、寄存器與移位寄存器功能、可級聯的加法器。

36Kb的塊RAM，雙端口，最高支持72bits位寬，可配置為雙18Kb，帶有可編程的FIFO邏輯電路和內部錯誤糾正電路

數字信號處理DSP48E1 Slice單元，12×18的2進制補碼乘法器、累加器，高分辨率（48bit）的信號處理器，帶有25-bit的預加器以優(yōu)化對稱結構濾波器應用。此外還包括可選的流水線、ALU和專用級聯總線等高級特性。

時鐘管理單元，超高速緩沖器與低斜率時鐘分布的布線，實現頻率綜合和相移功能，產生低抖動時鐘，還帶有抖動濾波。

可配置I/O，基于高性能SelectIOTM技術，封裝內有高頻去耦電容，以增強信號完整性；數控阻抗，可配置為三態(tài)以實現最低功耗，或滿足高速I/O操作；HR（大范圍） I/O支持1.2V到3.3V；HP（高性能）I/O支持1.2V到1.8V，如7z030、7z045、7z100系列。

模數轉換器XADC，雙12-bit、1MSPS，多達17個靈活的、用戶可配置的模擬輸入，可用于片內或片外測量。帶有片內溫度傳感器（±4℃）和電源供應傳感器（±1%）。通過JTAG可獲取ADC測量結果。

除了這些基本單元，7z030、7z045、7z100等高端器件內部還集成了低功率的Gbit收發(fā)器、PCI-E接口。

根據上文的實驗，我們知道在用SDK進行軟件設計前先要在IP Integrator中完成硬件設計。設計者可以使用IP Packager工具將自己的設計封裝為IP，導入到IP Catalog中，之后便可以在設計中調用該IP。

原文鏈接：https://blog.csdn.net/FPGADesigner/article/details/88379785