閂鎖效應(yīng)的工作原理

LU是 Latch Up的簡(jiǎn)寫，即閂鎖效應(yīng)，也叫可控硅效應(yīng)，表征芯片被觸發(fā)低阻抗通路后、電源VDD到GND之間能承受的最大電流。非車規(guī)芯片的規(guī)格書中通常都不會(huì)提供這個(gè)參數(shù)，而車規(guī)芯片的規(guī)格書中通常都會(huì)明確標(biāo)注出來(lái)這個(gè)參數(shù)。這也是一個(gè)極為重要卻極容易被電子工程師忽略的參數(shù)。

閂鎖效應(yīng)是CMOS工藝所特有的寄生效應(yīng)，是由NMOS的有源區(qū)、P襯底、N阱、PMOS的有源區(qū)構(gòu)成的N-P-N-P結(jié)構(gòu)而產(chǎn)生的，當(dāng)其中一個(gè)三極管正偏時(shí)，就會(huì)構(gòu)成正反饋形成閂鎖。ESD 和相關(guān)的電壓瞬變都可能會(huì)引起閂鎖效應(yīng)，是半導(dǎo)體器件失效的主要原因之一。一旦觸發(fā)閂鎖效應(yīng)，即會(huì)產(chǎn)生一個(gè)低阻抗通路，如圖1，當(dāng)Q1或者Q2被異常觸發(fā)導(dǎo)通后，會(huì)使芯片的VDD和GND之間產(chǎn)生大電流，如果芯片的VDD端流入的電流超過(guò)芯片Latch up能承受的電流極限，就可能會(huì)燒毀芯片。

圖1 CMOS寄生BJT示意圖及等效電路(圖片來(lái)源于網(wǎng)絡(luò)）

芯片被觸發(fā)進(jìn)入Latch up狀態(tài)后，只有重新上電才能脫離這個(gè)鎖定狀態(tài)。

芯片研發(fā)工程師在設(shè)計(jì)層面會(huì)采用多種手段來(lái)防御閂鎖的產(chǎn)生，但是難以根除。在應(yīng)用層面，電子工程師就需要在應(yīng)用電路層面做適當(dāng)?shù)姆烙胧?/p>

1）在輸入端和輸出端加鉗位電路，使輸入和輸出不超過(guò)規(guī)定電壓。

2）芯片的電源輸入端加去耦電路，防止VDD端出現(xiàn)瞬間的高壓。

3）在VDD供電腳加限流電阻，保證觸發(fā)Latch up后的通路極限電流小于芯片承受的能力，保護(hù)芯片不被損壞。

4）當(dāng)系統(tǒng)由幾個(gè)電源分別供電時(shí)，開關(guān)要按下列順序：開啟時(shí)，先開啟CMOS芯片的電源，再開啟輸入信號(hào)和負(fù)載的電源；關(guān)閉時(shí)，先關(guān)閉輸入信號(hào)和負(fù)載的電源，再關(guān)閉CMOS芯片的電源。