西門子EDA工具如何助力行業(yè)克服技術(shù)挑戰(zhàn)

在當(dāng)今快速發(fā)展的科技時代，半導(dǎo)體行業(yè)正經(jīng)歷著前所未有的變革。隨著汽車智能化、電動化的不斷推進，人們對車載影音娛樂、智能交互、智能駕駛提出了全新的需求，促進了座艙和智駕芯片等汽車IC的發(fā)展與變革；與此同時，隨著芯片制造工藝接近物理極限，傳統(tǒng)的集成電路在性能提升和功耗降低方面遇到了瓶頸，3D IC也迎來了快速發(fā)展，作為先進的封裝技術(shù)通過垂直堆疊多個芯片，提高芯片密度和性能，從而延續(xù)摩爾定律；此外，AI技術(shù)在芯片設(shè)計工具上的應(yīng)用也迎來了大發(fā)展，EDA工具的自動化、智能化能夠加速設(shè)計過程，減少人為錯誤，提高整體設(shè)計質(zhì)量。

西門子EDA工具以其先進的技術(shù)和解決方案，在全球半導(dǎo)體設(shè)計領(lǐng)域扮演著舉足輕重的角色。本文將從汽車IC、3D IC和EDA AI三個方向，深入探討西門子EDA工具如何助力行業(yè)克服技術(shù)挑戰(zhàn)，推動創(chuàng)新發(fā)展。

助力應(yīng)對汽車IC革新的技術(shù)趨勢與挑戰(zhàn)

汽車芯片作為現(xiàn)代汽車電子系統(tǒng)的基石，正面臨著汽車智能化和電動化帶來的技術(shù)革新。越來越多的汽車芯片采用先進工藝進行開發(fā)和制造，用于實現(xiàn)更復(fù)雜更先進的功能，譬如高級駕駛輔助系統(tǒng)（ADAS）。這些高級功能需要芯片提供大量的處理能力以實現(xiàn)最佳能效，這就要求制造出大型、復(fù)雜的芯片，超大規(guī)模的汽車芯片對設(shè)計和驗證提出了新的挑戰(zhàn)。

與此同時，“軟件定義汽車”的趨勢下，軟件的差異化才更能凸顯出品牌的價值，OEMs需要盡可能“左移”開發(fā)工作，運行真實的負載，包括OS和APP，對系統(tǒng)的綜合性能進行評估。

另外，功能安全也是汽車芯片設(shè)計公司和IP公司關(guān)注的焦點，車規(guī)級芯片必須嚴(yán)格遵守汽車行業(yè)的功能安全標(biāo)準(zhǔn)，諸如ISO 26262等。過去行業(yè)內(nèi)設(shè)計符合ASIL-B級別的車載信息娛樂系統(tǒng)、座艙等所用的車規(guī)芯片較為普遍。而近年來，針對更高要求的ASIL-D級別設(shè)計的芯片逐漸增多，尤其是在和ADAS相關(guān)的芯片領(lǐng)域。

車規(guī)芯片設(shè)計流程中的安全分析與安全驗證在各項安全相關(guān)的工作中占據(jù)了項目團隊的大量精力。對于初次涉足車規(guī)芯片設(shè)計與驗證的廠商而言，面臨著一系列與常規(guī)芯片截然不同的挑戰(zhàn)，包括車規(guī)芯片特有的流程要求、專用工具以及遵循ISO26262標(biāo)準(zhǔn)的方法學(xué)等，迫切需要得到在車規(guī)芯片功能安全方面擁有豐富經(jīng)驗的技術(shù)團隊的咨詢指導(dǎo)和幫助。

西門子EDA工具在汽車芯片設(shè)計上提供了全面的解決方案。西門子EDA的Tessent解決方案能夠從可測試性設(shè)計的角度幫助汽車芯片實現(xiàn)車規(guī)功能安全。Tessent LogicBIST是業(yè)界知名的邏輯內(nèi)建自測試解決方案，可以復(fù)用掃描測試壓縮邏輯，在極小的面積開銷條件下實現(xiàn)片內(nèi)掃描自測試能力，其OST技術(shù)大大縮短測試時間、提高測試覆蓋率，滿足ASIL-D等級的覆蓋率和診斷時間間隔要求。MBIST可以支持上下電和系統(tǒng)運行中的測試和修復(fù)，進行非破壞性內(nèi)存測試。DefectSim工具針對模擬IP生成FMEDA指標(biāo)估計值，助力ISO26262流程認證。嵌入式分析電路和軟件套組監(jiān)控系統(tǒng)安全運行，增強網(wǎng)絡(luò)安全功能。Tessent的DFT技術(shù)提供高質(zhì)量測試，基于工藝和設(shè)計特征生成面向缺陷的故障模型，致力實現(xiàn)0DPPM目標(biāo)。

Tessent車規(guī)DFT解決方案在MCU、座艙、智駕等汽車芯片設(shè)計用戶中也廣受青睞，收獲了非常多的成功案例。其特有的OST技術(shù)幫助瑞薩的汽車芯片把LBIST測試時間縮短了5倍；幫助英飛凌把LBIST測試時間縮短了十余倍，大大縮短了這些汽車芯片的容錯時間間隔（FTTI），從而提升了安全響應(yīng)速度（發(fā)表于ITC 2019）；還助力了國內(nèi)首顆ASIL-B等級的ADAS芯片成功推向市場（發(fā)表于ITC 2022）。

另外，西門子EDA的Austemper功能安全平臺，可以顯著提升用戶在芯片設(shè)計的安全分析與安全驗證方面的效率，為完成項目贏得寶貴的時間。其卓越的安全分析工具SafetyScope，具有快速的安全機制探索功能。先進的故障仿真工具KaleidoScope，具有分布式和并行處理機制，以及Stimulus Grading等功能，有效提升了故障仿真的效率。

同時，西門子EDA還擁有一支實力雄厚的功能安全FuSa Service服務(wù)團隊，匯聚眾多擁有十多年功能安全實踐經(jīng)驗的資深專家，包含ISO 26262標(biāo)準(zhǔn)委員會的成員。FuSa Service服務(wù)從深入分析并分解車規(guī)芯片的安全需求，到提出針對性的安全機制建議，再到通過FMEA/FMEDA的迭代實施，以及執(zhí)行故障注入仿真以準(zhǔn)確獲取SPFM、LFM等關(guān)鍵指標(biāo)，團隊能夠全方位支持客戶，確保車規(guī)芯片滿足ASIL-B或D的嚴(yán)格要求。目前，Austemper平臺和FuSa Service團隊已贏得了客戶的廣泛贊譽，成功助力多家國內(nèi)頂尖汽車芯片企業(yè)達成ASIL-B和ASIL-D車規(guī)芯片的安全目標(biāo)，業(yè)務(wù)范圍廣泛覆蓋智能座艙、激光雷達、ADAS、高性能MCU等車規(guī)芯片的核心領(lǐng)域。

西門子EDA在2024年發(fā)布了全新一代的Veloce CS平臺，滿足汽車芯片日益增長的容量和運行速度需求。其中Veloce Strato CS可以提供440億門的容量，運行速度較上一代提升了5倍。Veloce Primo CS在保持Strato CS使用模式一致性的前提下，進一步提升了至多5倍的運行速度。還有，Veloce proFPGA CS可以賦能軟件團隊在原型平臺上運行Linux，甚至Android系統(tǒng)，提供了進行驅(qū)動開發(fā)和系統(tǒng)測試的高效平臺。如今，已有客戶通過Veloce Strato上的Veloce Power APP，能夠在78分鐘內(nèi)完成整個500μs運行時間的功耗變化包絡(luò)圖，大幅提升了系統(tǒng)功耗預(yù)估和優(yōu)化的效率。

選對工具讓3D IC設(shè)計更輕松

后摩爾時代下，隨著人工智能、智能汽車、物聯(lián)網(wǎng)等市場的快速發(fā)展，高性能、低功耗芯片的需求急劇增加，為3D IC封裝技術(shù)的發(fā)展提供了強大的市場驅(qū)動力。

3D IC封裝將多個芯片和存儲器進行3D堆疊，結(jié)合TSV、混合鍵合、RDL中介層以及高密度基板等技術(shù)來達成，滿足了更高的存儲讀寫帶寬和更強芯片性能的需求。然而，也帶來了集成硅芯片、中介層和封裝基板的3D IC系統(tǒng)技術(shù)最佳化的挑戰(zhàn)。

在3D IC設(shè)計過程中，芯片設(shè)計廠商面臨很多挑戰(zhàn)：首先是設(shè)計管理環(huán)境的缺失，由于3D IC設(shè)計涉及不同工藝流程和多個工程師的分布式設(shè)計，缺乏統(tǒng)一的設(shè)計管理環(huán)境，使得跨系統(tǒng)連接規(guī)劃和協(xié)調(diào)變得困難。其次，3D IC設(shè)計復(fù)雜度迅速提升，特別是面對多達百萬級別的Pin腳，需要高性能的設(shè)計工具來提高設(shè)計效率。再者，復(fù)雜的3D IC設(shè)計系統(tǒng)帶來了諸多系統(tǒng)性能問題，如信號完整性、電源完整性、熱仿真、應(yīng)力仿真及可測試性仿真等，這些都需要得到有效解決。

此外，3D IC系統(tǒng)在生產(chǎn)前需要經(jīng)過嚴(yán)格的系統(tǒng)驗證，包括功能驗證、版圖實現(xiàn)及驗證、堆疊的互聯(lián)驗證及生產(chǎn)驗證等，以確保設(shè)計質(zhì)量。這些挑戰(zhàn)要求設(shè)計廠商采用更先進的技術(shù)和工具，以應(yīng)對3D IC設(shè)計中的復(fù)雜性和不確定性。

2024年，西門子 EDA推出的Innovator3D IC多物理場協(xié)同設(shè)計平臺能全面助力解決客戶的各類挑戰(zhàn)。該平臺為設(shè)計人員提供了一個圖形環(huán)境中的完整環(huán)境，以提供早期、快速、高效的多基板集成和設(shè)計管理，包括Die、中介層、封裝基板及PCB等數(shù)據(jù)，這使設(shè)計團隊能夠高效管理整個3D IC系統(tǒng)的數(shù)據(jù)并進行有效關(guān)聯(lián)，實現(xiàn)連接和分配的正確平衡，以獲得最佳性能、成本和可制造性，從而減少迭代次數(shù)和縮短周期時間。

面對信號完整性及電源完整性的關(guān)鍵仿真需求，西門子EDA提供組合Calibre xACT和Hyperlynx SI，以及mPower和Hyperlynx PI，對芯片、系統(tǒng)和PCB進行建模，完成后進行結(jié)合的仿真分析，保證整個3D IC系統(tǒng)的仿真結(jié)果和精度，此方案還可以嵌入到設(shè)計流程中進行快速仿真，提升仿真收益。

西門子EDA的層次化LEF/DEF可以進行層次化器件規(guī)劃，在幾分鐘內(nèi)構(gòu)建數(shù)百萬個引腳的Chiplet（小芯片），并提供一個高效的ECO流程。能夠在層次化數(shù)據(jù)模型之上，將芯片/小芯片、中介層、封裝基板甚至系統(tǒng)PCB建模為不同層級的器件層次結(jié)構(gòu)，即使在五千萬個以上引腳設(shè)計組裝上也具有可擴展性、容量和性能。

另外，針對芯片間的連接和堆疊驗證，西門子EDA擴展了Calibre平臺，推出了Calibre 3DStack來自動化檢查Die引腳版圖的對準(zhǔn)以及3D IC的LVS；推出了3DPERC和mPower來進一步驗證Die堆疊之后的可靠性問題，如ESD、EMIR問題；同時推出3DThermal，幫助用戶分析芯片堆疊之后的散熱效果以及每個芯片上單元級別的熱分布狀況，仿真分析散熱對每個芯片的性能的影響，進而優(yōu)化芯片的布局布線或封裝設(shè)計，另外還有堆疊芯片應(yīng)力仿真分析等等。

西門子EDA工具在眾多下游客戶的3D IC設(shè)計中提供了關(guān)鍵支持。如，協(xié)助Chipletz公司滿足其高容量設(shè)計能力的需求，處理越來越多的芯片和器件集成，以實現(xiàn)高性能和高密度的設(shè)計。

此外，Intel通過西門子EDA工具中的預(yù)測分析功能，實現(xiàn)了更智能的集成規(guī)劃和原型設(shè)計平臺，從而加速了新技術(shù)的開發(fā)。西門子EDA工具能夠?qū)υO(shè)計進行早期驗證與優(yōu)化，讓Intel能夠在設(shè)計階段更早地識別并解決潛在問題，從而縮短開發(fā)周期并提高產(chǎn)品質(zhì)量。

值得一提的是，日月光半導(dǎo)體攜手西門子EDA，開發(fā)了一套完全驗證的ADK，幫助客戶在物理設(shè)計前后通過穩(wěn)定的圖形界面，高效創(chuàng)建并評估復(fù)雜的FOCoS封裝。該ADK采用西門子EDA技術(shù)并集成到日月光半導(dǎo)體的設(shè)計流程中，可將FOCoS封裝的規(guī)劃和驗證周期縮短30%至50%。這一流程讓日月光半導(dǎo)體能夠與客戶快速協(xié)同設(shè)計，并實時解決物理驗證問題。

AI賦能EDA加速芯片設(shè)計

芯片設(shè)計是一個復(fù)雜的系統(tǒng)化設(shè)計，驗證環(huán)節(jié)和優(yōu)化環(huán)節(jié)是最耗費時間和精力的階段，也是最容易出錯的地方。為了減少錯誤，EDA工具的自動化、智能化就顯得尤為重要。AI技術(shù)在EDA領(lǐng)域的應(yīng)用正逐漸成熟，為芯片設(shè)計領(lǐng)域帶來了革命性的變化，可以顯著提高設(shè)計效率和質(zhì)量，降低成本，并加速產(chǎn)品的上市時間。

西門子 EDA 的 AI 工具在芯片設(shè)計流程的前端驗證、后端優(yōu)化、物理驗證、測試與良率提升等環(huán)節(jié)能夠發(fā)揮非常重要的作用，顯著提高研發(fā)效率并降低錯誤率。如，西門子EDA的Solido智能化平臺是面向定制IC設(shè)計及驗證的全套解決方案的引領(lǐng)者。Solido平臺包括工藝偏差設(shè)計及驗證、單元庫特征化及驗證、IP驗證以及模擬及數(shù)?；旌戏抡娣桨?，由專有的AI技術(shù)提供支持，適用于高性能計算、人工智能、物聯(lián)網(wǎng)、汽車和移動應(yīng)用等領(lǐng)域。

Solido Simulation Suite是西門子EDA推出的新一代模擬和數(shù)?；旌?a href="http://www.wenjunhu.com/soft/data/27-29/" target="_blank">仿真技術(shù)，以AI技術(shù)為基礎(chǔ)，充分考慮到下一代工藝節(jié)點和復(fù)雜IC結(jié)構(gòu)，幫助IC設(shè)計團隊滿足日益嚴(yán)苛的設(shè)計規(guī)范，驗證覆蓋率指標(biāo)和加速產(chǎn)品上市時間的要求。Solido Sim提供了簡化的使用模型，更快的驗證和統(tǒng)一的工作流程，提供一系列創(chuàng)新仿真技術(shù)：Solido SPICE將模擬、混合信號、RF、3D IC驗證速度加快2-30倍；Solido FastSPICE可為SoC、存儲器和仿真功能驗證帶來大幅的速度提升；Solido LibSPICE專為小型設(shè)計打造批量解析技術(shù)，提高仿真速度，為標(biāo)準(zhǔn)單元和存儲器單元的無縫穩(wěn)定驗證提供全流程解決方案。

高效、準(zhǔn)確的庫特征提取是模塊級或全芯片設(shè)計流程的關(guān)鍵步驟之一，Solido Characterization Suite基于革命性的創(chuàng)新方法，通過數(shù)字建模和機器學(xué)習(xí)實現(xiàn)快速、精確的庫特征提取和驗證。這些方法可顯著加快特征提取的速度，在所有工藝、電壓和溫度（PVT）條件下實現(xiàn)產(chǎn)品級精度，針對整個庫的特征提取速度提高2-100倍。

工藝偏差設(shè)計驗證解決方案（Solido Design Environment）利用AI/ML技術(shù)，幫助用戶提高良率和PPA。相比于暴力窮舉法，大大縮短了運行時間。它還可以幫助設(shè)計人員，實現(xiàn)高達6 Sigma的驗證精度，并實現(xiàn)更高的良率、覆蓋率和準(zhǔn)確率。

此外，西門子EDA的集成IP驗證套件能夠在整個IC設(shè)計周期內(nèi)提供全面的IP質(zhì)量保證，為IP開發(fā)團隊提供完整的工作流程。Solido IP Validation Suite是一套完整的自動化簽核解決方案，可為標(biāo)準(zhǔn)單元、存儲器和IP模塊等提供質(zhì)量保證。這一全新的解決方案提供完整的IP驗證覆蓋范圍，涵蓋所有IP設(shè)計規(guī)則和格式，還可提供“版本到版本”的IP認證，提升完整芯片IP集成周期的可預(yù)測性，幫助加快產(chǎn)品上市速度。

這些工具不僅減少了重復(fù)性任務(wù)，還為復(fù)雜的設(shè)計問題提供了智能化解決方案，使得西門子EDA的AI工具已經(jīng)成為客戶芯片設(shè)計流程中不可或缺的助力。

西門子EDA提供的Solido Platform過去是通過自適應(yīng)式（Adaptive）AI技術(shù)提供了High Sigma驗證方案。后面，西門子EDA成功利用Additive Learning技術(shù)，大幅減少了用戶所需的模擬次數(shù)，這是一種突破性的方法，可以在初始驗證運行完成后，為后續(xù)的增量驗證運行提供額外的速度提升，保持完全準(zhǔn)確性的同時，提升了AI技術(shù)的效果。

未來，西門子EDA的Solido工具將朝著In-simulator AI以及生成式AI方向發(fā)展，這將進一步推動EDA工具的自動化和智能化，提高設(shè)計效率和準(zhǔn)確性。通過這些先進的AI技術(shù)，Solido Platform將繼續(xù)為芯片設(shè)計領(lǐng)域提供創(chuàng)新的解決方案，以應(yīng)對日益增長的設(shè)計復(fù)雜性和驗證挑戰(zhàn)。

結(jié)語

西門子EDA工具以其卓越的技術(shù)實力和創(chuàng)新解決方案，在汽車IC、3D IC和AI技術(shù)應(yīng)用領(lǐng)域發(fā)揮著重要作用。通過不斷的技術(shù)創(chuàng)新和產(chǎn)品優(yōu)化，西門子EDA工具幫助客戶克服技術(shù)挑戰(zhàn)，提升設(shè)計效率，降低錯誤率，加速產(chǎn)品上市。未來，西門子EDA將繼續(xù)推動自動化和智能化創(chuàng)新，實現(xiàn)從芯片級到系統(tǒng)級的擴展，引領(lǐng)行業(yè)的發(fā)展，為半導(dǎo)體設(shè)計領(lǐng)域帶來更多的創(chuàng)新和價值。