安森美SiC Cascode JFET的背景知識和并聯(lián)設計

本文作者：JonathanDodge,P.E.,Mike Zhu, Shusun Qu ,Mike Tian

隨著Al工作負載日趨復雜和高耗能，能提供高能效并能夠處理高壓的可靠SiCJFET將越來越重要。我們將詳細介紹安森美(onsemi)SiC cascode JFET，內容包括Cascode（共源共柵）關鍵參數(shù)和并聯(lián)振蕩的分析，以及設計指南。本文為第一篇，聚焦Cascode產(chǎn)品介紹、Cascode背景知識和并聯(lián)設計。

簡介

大電流操作通常需要直接并聯(lián)功率半導體器件。出于成本或布局的考慮，并聯(lián)分立器件通常是優(yōu)選方案。另一種替代方案是使用功率模塊，但這些模塊實際上也是通過并聯(lián)芯片實現(xiàn)的。本文總結了適用于所有并聯(lián)電壓柵控型功率半導體（如SiC JFET cascode、SiC MOSFET、Si MOSFET、IGBT等）的通用最佳實踐方案。并聯(lián)Cascode等高增益器件尤其具有挑戰(zhàn)性。遵循這些實踐方案有助于成功實現(xiàn) SiC JFET cascode的并聯(lián)工作。

Cascode背景知識

如圖 1 所示，cascode 結構是由一個常開 SiC JFET（碳化硅結型場效應晶體管） 與一個低壓 Si MOSFET （硅金屬-氧化物半導體場效應晶體管）串聯(lián)而成。JFET的 柵極直接連接到 MOSFET 的源極，JFET 的柵極電阻是 JFET 芯片的一部分。

MOSFET 漏極-源極電壓是 JFET 柵極-源極電壓的反相，從而使cascode 結構呈現(xiàn)常關特性。正如《Cascode入門》中所述，Cascode與其他功率晶體管的主要區(qū)別在于，一旦 VDS超過 JFET 的閾值電壓，就沒有柵極-漏極電容。 這是因為 JFET 沒有漏極-源極電容，因此Cascode結構的開關速度極快。 這一特性與寄生電感問題相結合，是Cascode并聯(lián)工作中需要解決的核心問題。

圖 1 帶雜散阻抗的Cascode結構

并聯(lián)的挑戰(zhàn)

靜態(tài)電流失配

靜態(tài)電流失配是指并聯(lián)器件在開關瞬態(tài)穩(wěn)定后，并聯(lián)器件之間的電流不匹配現(xiàn)象。對于具有熱不穩(wěn)定性（如負溫度系數(shù)導通電阻的舊式硅二極管或穿通型IGBT）的器件尤其值得關注。如果各個器件導通電阻的變化（分布）足夠?。唇?jīng)過分選的器件），并且為了彌補不可避免的電流失配而留有裕量，則具有負溫度系數(shù)的器件可以成功并聯(lián)。

有一個廣為流傳的誤解，認為正溫度系數(shù)導通電阻能強制均流，從而有利于并聯(lián)。實際上，正溫度系數(shù)僅確保熱穩(wěn)定性?，F(xiàn)代功率半導體（包括 SiC JFET、SiC MOSFET、場截止 IGBT 等）的參數(shù)分布較窄，這進一步強化了人們對于正溫度系數(shù)在均流方面具有強大作用的看法，但決定靜態(tài)均流的是參數(shù)分布和共同的散熱裝置。

動態(tài)電流失配

圖2 閾值電壓失配導致的動態(tài)電流失配

動態(tài)電流失配是由MOS柵控器件和JFET器件固有的器件間閾值電壓變化、電流環(huán)路的不對稱性以及柵極驅動器之間傳播時延差異（如果適用的話）所引起的。閾值電壓較低的部件會較早導通、較晚關斷，因此會產(chǎn)生更多的硬開關損耗。在開關頻率非常高的情況下，這種情況更加令人擔憂。

圖2顯示了兩個并聯(lián)cascode電路在導通時的動態(tài)失配。電流失配迅速減小是典型的現(xiàn)象，因為穩(wěn)態(tài)均流主要由RDS(on)決定。在計算中，使用數(shù)據(jù)表中RDS(on)和RθJC的最大值，可以為并聯(lián)時的靜態(tài)和動態(tài)電流失配提供安全裕量。

并聯(lián)設計還有哪些挑戰(zhàn)？后續(xù)推文我們將繼續(xù)介紹。