DDR內(nèi)存的工作原理和信號(hào)組成

內(nèi)存（DRAM-Random Access Memory）作為現(xiàn)代數(shù)字系統(tǒng)的核心組件之一，在計(jì)算機(jī)、汽車與消費(fèi)電子產(chǎn)品上可謂無(wú)所不在。

其中 DDR SDRAM(雙數(shù)據(jù)率同步動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器，Double Data Rate SDRAM)是最常用的存儲(chǔ)器設(shè)計(jì)技術(shù)之一，DDR技術(shù)自推出以來(lái)，經(jīng)歷了多次迭代，包括DDR2、DDR3、DDR4以及最新的DDR5，每一代都在速度、容量和能效方面有所提升。隨著移動(dòng)互聯(lián)網(wǎng)時(shí)代的到來(lái)，海量數(shù)據(jù)的爆發(fā)、AI和深度學(xué)習(xí)的興起，以及5G技術(shù)的推動(dòng)，DDR4標(biāo)準(zhǔn)在個(gè)人信息終端上已顯得力不從心。

如今，DDR5正與PCIE5.0 32Gbps等第5代高速I/O數(shù)據(jù)傳輸技術(shù)共同邁向市場(chǎng)。傳輸速度加快使得此類存儲(chǔ)器的驗(yàn)證難度呈指數(shù)上升。隨著DDR技術(shù)的不斷發(fā)展，信號(hào)完整性問(wèn)題變得越來(lái)越重要。

DDR的工作機(jī)制與其信號(hào)的組成介紹

DDR的基本工作原理

DDR內(nèi)存的工作原理可以概括為以下幾個(gè)關(guān)鍵點(diǎn)：

1.雙倍數(shù)據(jù)速率

在傳統(tǒng)的SDR內(nèi)存中，數(shù)據(jù)只在時(shí)鐘的上升沿傳輸。而在DDR內(nèi)存中，數(shù)據(jù)在時(shí)鐘的上升沿和下降沿都傳輸，因此每個(gè)時(shí)鐘周期可以傳輸兩次數(shù)據(jù)，從而實(shí)現(xiàn)雙倍的數(shù)據(jù)速率。

2.預(yù)取機(jī)制（Prefetch）

DDR內(nèi)存采用預(yù)取技術(shù)來(lái)提高數(shù)據(jù)傳輸效率。預(yù)取是指內(nèi)存控制器一次從內(nèi)存陣列中讀取多個(gè)數(shù)據(jù)位，然后分批次傳輸。例如：DDR1采用2n預(yù)?。看晤A(yù)取2位數(shù)據(jù)），DDR2采用4n預(yù)取，DDR3和DDR4采用8n預(yù)取，DDR5采用16n預(yù)取。

3.差分時(shí)鐘信號(hào)

DDR使用差分時(shí)鐘信號(hào)（CLK和CLK#）來(lái)提高抗噪聲能力和信號(hào)完整性。差分時(shí)鐘信號(hào)通過(guò)比較CLK和CLK#的電壓差來(lái)確定時(shí)鐘邊沿。

4.數(shù)據(jù)選通信號(hào)（DQS）

DQS信號(hào)用于同步數(shù)據(jù)信號(hào)的采樣。在寫(xiě)入操作時(shí)，DQS由內(nèi)存控制器發(fā)出；在讀取操作時(shí)，DQS由內(nèi)存芯片發(fā)出。DQS也是差分信號(hào)（DQS和DQS#），確保數(shù)據(jù)在正確的時(shí)刻被采樣。

DDR的信號(hào)組成

1. 時(shí)鐘信號(hào)（CLK）

作用：時(shí)鐘信號(hào)是DDR數(shù)據(jù)傳輸?shù)暮诵?，用于同步所有操作?/p>

特點(diǎn)：DDR使用差分時(shí)鐘信號(hào)（CLK和CLK#），以提高抗噪聲能力。數(shù)據(jù)在時(shí)鐘的上升沿和下降沿都被采樣，從而實(shí)現(xiàn)雙倍數(shù)據(jù)速率。

2. 數(shù)據(jù)信號(hào)（DQ）

作用：用于傳輸實(shí)際的數(shù)據(jù)。

特點(diǎn)：數(shù)據(jù)信號(hào)是雙向的，既可以寫(xiě)入內(nèi)存，也可以從內(nèi)存讀取。數(shù)據(jù)信號(hào)的寬度通常為64位（8字節(jié)），但也支持更寬的配置（如72位，帶ECC校驗(yàn)）。

3. 數(shù)據(jù)選通信號(hào)（DQS）

作用：用于同步數(shù)據(jù)信號(hào)的采樣。

特點(diǎn)：DQS也是差分信號(hào)（DQS和DQS#），與數(shù)據(jù)信號(hào)（DQ）一一對(duì)應(yīng)。在寫(xiě)入操作時(shí)，DQS由控制器發(fā)出；在讀取操作時(shí)，DQS由內(nèi)存芯片發(fā)出。

重要性：DQS信號(hào)確保數(shù)據(jù)在正確的時(shí)刻被采樣，避免時(shí)序錯(cuò)誤。

4. 地址信號(hào)（ADDR）

作用：用于指定內(nèi)存中數(shù)據(jù)的存儲(chǔ)位置。

特點(diǎn)：地址信號(hào)是單向的，由內(nèi)存控制器發(fā)出。地址信號(hào)的寬度決定了內(nèi)存的容量（例如，DDR4支持最多16Gb的單個(gè)內(nèi)存芯片）。

5. 控制信號(hào)（CMD）

作用：用于控制內(nèi)存的操作，如讀取、寫(xiě)入、刷新等。常見(jiàn)控制信號(hào)：RAS#（行地址選通）：選擇行地址。CAS#（列地址選通）：選擇列地址。WE#（寫(xiě)使能）：控制寫(xiě)入操作。CS#（片選）：選擇特定的內(nèi)存芯片。

特點(diǎn)：控制信號(hào)通常是低電平有效（以“#”表示）。

6. 電源和地信號(hào)（VDD/VSS）

作用：為內(nèi)存芯片提供電源和地。

特點(diǎn)：DDR4和DDR5采用更低的電壓（如DDR4為1.2V，DDR5為1.1V），以提高能效。電源信號(hào)的穩(wěn)定性對(duì)信號(hào)完整性至關(guān)重要。

7. 其他信號(hào)

ODT（On-Die Termination，片上終端）：用于匹配阻抗，減少信號(hào)反射。

CKE（Clock Enable，時(shí)鐘使能）：控制時(shí)鐘信號(hào)的啟用和禁用。

ZQ（校準(zhǔn)信號(hào)）：用于調(diào)整驅(qū)動(dòng)強(qiáng)度和終端電阻。

DDR工作機(jī)制與信號(hào)組成的關(guān)系

DDR的工作機(jī)制依賴于其信號(hào)組成，各類信號(hào)協(xié)同工作以實(shí)現(xiàn)高效的數(shù)據(jù)傳輸：

1. 寫(xiě)入操作：內(nèi)存控制器發(fā)出寫(xiě)入命令，并發(fā)送地址信號(hào)（ADDR）和數(shù)據(jù)信號(hào)（DQ）?？刂破魍瑫r(shí)發(fā)出數(shù)據(jù)選通信號(hào)（DQS），用于同步數(shù)據(jù)信號(hào)的采樣。數(shù)據(jù)在DQS的上升沿和下降沿被寫(xiě)入內(nèi)存陣列。數(shù)據(jù)信號(hào)（DQ）和DQS信號(hào)由控制器驅(qū)動(dòng)。寫(xiě)入操作需要滿足建立時(shí)間和保持時(shí)間的要求。

2. 讀取操作：內(nèi)存控制器發(fā)出讀取命令，并發(fā)送地址信號(hào)（ADDR）。內(nèi)存芯片根據(jù)地址從內(nèi)存陣列中讀取數(shù)據(jù)。內(nèi)存芯片發(fā)出數(shù)據(jù)信號(hào)（DQ）和數(shù)據(jù)選通信號(hào)（DQS），用于同步數(shù)據(jù)傳輸?？刂破髟贒QS的上升沿和下降沿采樣數(shù)據(jù)。數(shù)據(jù)信號(hào)（DQ）和DQS信號(hào)由內(nèi)存芯片驅(qū)動(dòng)。讀取操作需要滿足時(shí)序要求，確保數(shù)據(jù)在正確的時(shí)刻被采樣。

DDR的時(shí)序控制是其工作機(jī)制的核心，主要包括以下幾個(gè)關(guān)鍵時(shí)序參數(shù)：

1. 時(shí)鐘周期（tCK）決定了DDR的數(shù)據(jù)傳輸速率。

2. CAS延遲（CL，Column Address Strobe Latency）從發(fā)出讀取命令到數(shù)據(jù)輸出的延遲時(shí)間，影響讀取操作的響應(yīng)速度。

3. RAS到CAS延遲（tRCD，RAS to CAS Delay）從行地址選通（RAS）到列地址選通（CAS）的延遲時(shí)間，影響內(nèi)存訪問(wèn)的效率。

4. 預(yù)充電時(shí)間（tRP，Row Precharge Time）指的是關(guān)閉當(dāng)前行并準(zhǔn)備打開(kāi)新行所需的時(shí)間，其影響內(nèi)存的切換效率。

5. 刷新周期（tREF，Refresh Interval）定期刷新以保持?jǐn)?shù)據(jù)的時(shí)間間隔，確保數(shù)據(jù)不會(huì)因電容放電而丟失。

SIDesigner與DDR

SIDesigner致力于全方位解決DDR面臨的信號(hào)完整性挑戰(zhàn)

在高速數(shù)據(jù)傳輸中，信號(hào)可能會(huì)受到多種因素的影響，導(dǎo)致信號(hào)失真、時(shí)序錯(cuò)誤或數(shù)據(jù)丟失。DDR信號(hào)完整性的主要挑戰(zhàn)包括：信號(hào)在傳輸線末端或阻抗不匹配處反射，導(dǎo)致信號(hào)疊加和失真。相鄰信號(hào)線之間的電磁干擾產(chǎn)生的串?dāng)_，導(dǎo)致信號(hào)質(zhì)量下降。時(shí)鐘信號(hào)的微小變化引起的時(shí)鐘抖動(dòng)可能導(dǎo)致數(shù)據(jù)采樣錯(cuò)誤。電源噪聲會(huì)影響信號(hào)的穩(wěn)定性和可靠性。

通過(guò)巨霖的SIDesigner進(jìn)行高精度的DDR的仿真，可以預(yù)測(cè)信號(hào)在傳輸過(guò)程中各個(gè)端口之間的串?dāng)_和反射的行為。在仿真后得到眼圖（Eye Diagram），通過(guò)觀測(cè)眼圖可以直觀地顯示信號(hào)的抖動(dòng)、噪聲和失真情況。

并且通過(guò)軟件內(nèi)置的測(cè)量工具來(lái)測(cè)量眼圖來(lái)評(píng)估信號(hào)的質(zhì)量，通過(guò)測(cè)量眼圖的眼高來(lái)確定信號(hào)的幅度穩(wěn)定性，測(cè)量眼寬來(lái)確定信號(hào)的時(shí)間裕量。同時(shí)可以導(dǎo)入對(duì)應(yīng)的DDR眼圖模板來(lái)進(jìn)行多信號(hào)觀測(cè)，看是否滿足設(shè)計(jì)規(guī)范。

通過(guò)SIDesigner也可以計(jì)算得到眼圖的誤碼率曲線來(lái)衡量信號(hào)質(zhì)量，同時(shí)在仿真中可以通過(guò)使用ibis模型中自帶的不同的ODT模型來(lái)進(jìn)行阻抗匹配的分析來(lái)獲取最優(yōu)的信號(hào)質(zhì)量，同時(shí)通過(guò)仿真clk信號(hào)，觀測(cè)交叉點(diǎn)是否居中，驗(yàn)證時(shí)鐘信號(hào)和數(shù)據(jù)信號(hào)之間的時(shí)序關(guān)系，確保數(shù)據(jù)在正確的時(shí)刻被采樣。

SIDesigner也支持導(dǎo)入實(shí)際的電源噪聲進(jìn)行仿真來(lái)考慮電源對(duì)信號(hào)的影響。通過(guò)SiDesigner的高精度仿真工程師可以直觀的觀測(cè)到信號(hào)的質(zhì)量問(wèn)題，分析這些問(wèn)題后，通過(guò)修改原理圖繼續(xù)仿真來(lái)獲得符合預(yù)期設(shè)計(jì)規(guī)范的信號(hào)。

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