如何通過仿真準(zhǔn)確的預(yù)測(cè)信號(hào)完整性

解釋完帶寬這一概念，我們來考慮如何才能通過仿真準(zhǔn)確的預(yù)測(cè)信號(hào)完整性。

信號(hào)帶寬的確定、器件模型的獲取

當(dāng)我們確定了要分析的信號(hào)的信息（包含速率、接口電平、上升時(shí)間等等）、以及驅(qū)動(dòng)器和接收器型號(hào)之后，我們就可以計(jì)算得到信號(hào)的帶寬。一般來說芯片廠家提供的仿真模型無論是IBIS還是Spice模型都是很信號(hào)帶寬相匹配的。比如說一個(gè)器件的IBIS模型中肯定不會(huì)包含serdes信號(hào)的模型，如果器件中有serdes接口廠家肯定會(huì)提供Spice或者IBIS-AMI模型供仿真使用。也就是說芯片廠家提供的仿真模型的帶寬一般情況下要比模型中包含的信號(hào)帶寬要高，我們是可以放心使用的。

無源鏈路的建模

對(duì)于無源鏈路需要工程師借助仿真軟件進(jìn)行建模。第一，建模的過程中必須保證模型的準(zhǔn)確度，也就是模型必須能夠準(zhǔn)確的反映無源鏈路的真實(shí)特征。這就要求SI工程師能夠根據(jù)所設(shè)計(jì)的總線接口的特性選擇合適的仿真建模方法以及軟件工具。第二，無源鏈路的性能要能夠滿足信號(hào)帶寬的要求。SI工程師需要通過對(duì)模型進(jìn)行仿真優(yōu)化使模型在信號(hào)的帶寬范圍內(nèi)具有良好的損耗和反射性能，如果無源鏈路的性能不能滿足要求，工程師就需要對(duì)無源鏈路的材料或者結(jié)構(gòu)進(jìn)行調(diào)整以提高模型帶寬。

第一點(diǎn)就是保證模型的準(zhǔn)確，保證使用這個(gè)模型進(jìn)行仿真的結(jié)果和實(shí)際測(cè)試結(jié)果的偏差可控。第二點(diǎn)包含的意思就是我們需要通過對(duì)無源鏈路的優(yōu)化來達(dá)到信號(hào)完整性最優(yōu)的效果。如果無源鏈路的模型帶寬太低會(huì)出現(xiàn)什么情況呢？

為了解釋這個(gè)問題，我們?cè)賮砜匆幌聨挼挠?jì)算公式：BW= 0.35/Trise，可以導(dǎo)出Trise = 0.35/BW。應(yīng)用在互連線模型中，Trise就代表了互連線的本征上升時(shí)間?；ミB線的帶寬為1GHz，那么它能傳輸信號(hào)的最短上升時(shí)間就是350ps，這個(gè)350ps就是這條互連線的本征上升時(shí)間。驅(qū)動(dòng)器輸出一個(gè)上升時(shí)間為Trise_drv的信號(hào)輸入到一條本征上升時(shí)間為Trise_interconnect的互連線，在接收器處接收到的信號(hào)上升時(shí)間為Trise_rev，則有如下關(guān)系：

不難看出，由于互連線的本征上升時(shí)間導(dǎo)致接收器接收到的信號(hào)上升時(shí)間Trise_rev相對(duì)于Trise_drv增大了，我們通常也說信號(hào)經(jīng)過互連線傳輸之后發(fā)生了邊沿退化。如果互連線的帶寬太低，其本征上升時(shí)間就會(huì)比較長(zhǎng)，那么接收器接收到的信號(hào)上升時(shí)間就會(huì)比較大，也就是說信號(hào)在傳輸過程中發(fā)生的邊沿退化就越嚴(yán)重。

測(cè)試設(shè)備的帶寬和本征上升時(shí)間

同樣，在使用測(cè)試設(shè)備對(duì)接收器的信號(hào)進(jìn)行測(cè)量時(shí)也會(huì)有上升時(shí)間的退化問題。一般來說示波器和測(cè)試探頭都有自身的帶寬和本征上升時(shí)間，以此來描述它所能測(cè)試信號(hào)的最高帶寬和最短上升時(shí)間。接收器上升時(shí)間為Trise_rev的信號(hào)，通過本征上升時(shí)間為Trise_probe的探頭在示波器上顯示測(cè)試波形的上升時(shí)間為Trise_measure

也就是說當(dāng)示波器、探頭的帶寬很低時(shí)，其本征上升時(shí)間就會(huì)比較長(zhǎng)，測(cè)試到的信號(hào)上升時(shí)間也就比實(shí)際信號(hào)上升時(shí)間要長(zhǎng)。這樣的話很可能會(huì)錯(cuò)過實(shí)際信號(hào)的一些細(xì)節(jié)特征得到錯(cuò)誤的結(jié)論。

如果測(cè)試結(jié)果沒有能夠測(cè)到實(shí)際存在在上邊沿上的臺(tái)階、回溝，這對(duì)時(shí)鐘信號(hào)來說是致命的，因?yàn)榛販蠒?huì)導(dǎo)致時(shí)鐘對(duì)數(shù)據(jù)信號(hào)的誤采樣。我們?cè)谶M(jìn)行時(shí)序測(cè)試也會(huì)導(dǎo)致我們得到錯(cuò)誤的建立保持時(shí)間裕量；也可能導(dǎo)致測(cè)試到的信號(hào)過沖、振鈴幅度比實(shí)際的過沖和振鈴要小，很可能實(shí)際信號(hào)的過沖以及超過了芯片手冊(cè)的要求這樣會(huì)影響器件壽命，也有可能實(shí)際信號(hào)的振鈴已經(jīng)嚴(yán)重的影響了信號(hào)的噪聲裕量，在惡劣情況下很容易導(dǎo)致數(shù)據(jù)錯(cuò)誤。等等這些都是產(chǎn)品開發(fā)中的隱患。由此可見正確的對(duì)信號(hào)進(jìn)行仿真預(yù)測(cè)和測(cè)量驗(yàn)證有著非常重要的意義。

什么是高速信號(hào)

通過上面關(guān)于時(shí)域、頻域的轉(zhuǎn)換以及信號(hào)、互連線帶寬的分析，我們現(xiàn)在就可以理解什么是高速信號(hào)了。高速信號(hào)并不等于高頻信號(hào)，信號(hào)是不是高速信號(hào)關(guān)鍵要看信號(hào)的帶寬，也就是信號(hào)的上升時(shí)間是否足夠短。而信號(hào)的上升時(shí)間和信號(hào)頻率之間并沒有必然的關(guān)系系，唯一的關(guān)系就是信號(hào)的上升時(shí)間肯定要小于信號(hào)周期的50%。當(dāng)信號(hào)的頻率達(dá)到5GHz、10GHz時(shí)，其上升時(shí)間必然會(huì)小于100ps、50ps，此時(shí)信號(hào)的帶寬必然會(huì)很高，無疑這種信號(hào)就是高速信號(hào)，其信號(hào)完整性問題就會(huì)非常突出。但是對(duì)于一個(gè)頻率僅為1MHz的信號(hào)，我們能否就說它不是高速信號(hào)呢？當(dāng)然不能，因?yàn)楸M管芯片的頻率很低，但是它的上升時(shí)間也可能非常小也可能是高速信號(hào)。

信號(hào)完整性的設(shè)計(jì)流程

基于前兩個(gè)章節(jié)的關(guān)于時(shí)域、頻域以及帶寬的介紹，我們這里對(duì)信號(hào)完整性分析設(shè)計(jì)流程進(jìn)行歸納總結(jié)，整個(gè)過程大體可分為前期準(zhǔn)備、無源鏈路建模、時(shí)域仿真分析、測(cè)試驗(yàn)證四個(gè)環(huán)節(jié)。其中前期準(zhǔn)備是基礎(chǔ)、無源鏈路建模和時(shí)域仿真分析是核心、并通過測(cè)試驗(yàn)證形成閉環(huán)。下面簡(jiǎn)要介紹這四個(gè)階段所涉及到的主要工作內(nèi)容，后續(xù)篇幅會(huì)針對(duì)高速并行總線、高速串行總線的信號(hào)完整性、以及電源完整性設(shè)計(jì)詳細(xì)介紹設(shè)計(jì)流程。

SI分析設(shè)計(jì)流程圖

前期準(zhǔn)備

前期準(zhǔn)備工作是通過對(duì)器件手冊(cè)的研讀和芯片仿真模型的分析得到仿真設(shè)計(jì)所需要的信息，主要包含：信號(hào)或者電源的特性，包含時(shí)域波形和電流的大小、頻譜特性等等，以及接收或者負(fù)載芯片對(duì)信號(hào)質(zhì)量和電源噪聲、壓降等要求。并以此確定無源鏈路模型建立的方法、仿真分析的評(píng)判標(biāo)準(zhǔn)以及測(cè)試驗(yàn)證方案。

無源鏈路建模

無源鏈路建模就是對(duì)信號(hào)傳輸路徑進(jìn)行建模優(yōu)化，其目的就是為信號(hào)“安全”到達(dá)接收器件掃清障礙。信號(hào)完整性設(shè)計(jì)和電源完整性設(shè)計(jì)都需要對(duì)無源鏈路進(jìn)行建模，但由于信號(hào)和電源對(duì)無源鏈路的要求不同，因此建模的關(guān)注點(diǎn)也有所不同。信號(hào)完整性關(guān)注鏈路的損耗、阻抗連續(xù)性，而電源完整性則要求PDN阻抗盡量低，主要關(guān)注各組成部分的寄生電感特性，并配合去耦電容消除電感影響。

同時(shí)無源鏈路建模的過程就是頻域仿真的過程，通過無源鏈路的建模觀察信號(hào)和電源無源傳輸路徑的頻域特性并對(duì)其進(jìn)行優(yōu)化使其滿足設(shè)計(jì)要求。

時(shí)域仿真分析

時(shí)域仿真分析就是在無源模型上加入激勵(lì)源進(jìn)行仿真從而觀測(cè)時(shí)域仿真結(jié)果。對(duì)于信號(hào)完整性仿真將芯片的有源模型（IBIS、Spice或者AMI模型）、傳輸路徑的無源模型搭建成仿真電路，在驅(qū)動(dòng)器端添加激勵(lì)在接收器端直接觀測(cè)信號(hào)波形和眼圖，并對(duì)仿真結(jié)果進(jìn)行分析。對(duì)于電源完整性則需要加入電流負(fù)載以及VRM模型仿真觀測(cè)負(fù)載端的電源噪聲。有些情況下無法獲取芯片的電流模型，此時(shí)就不能進(jìn)行精確的電源完整性時(shí)域仿真，此時(shí)要求PI頻域仿真有足夠的裕量，時(shí)域仿真也是可以缺省的。

時(shí)域仿真分析目的有兩個(gè)：一是更加直觀的判斷信號(hào)、電源質(zhì)量是否滿足要求；二是確定芯片buffer選型、加重、均衡等各項(xiàng)參數(shù)配置為后續(xù)測(cè)試調(diào)試工作提供參考。

測(cè)試驗(yàn)證

測(cè)試驗(yàn)證是在產(chǎn)品生產(chǎn)完成后，在實(shí)際的系統(tǒng)中進(jìn)行信號(hào)質(zhì)量測(cè)試。測(cè)試驗(yàn)證的目的有兩個(gè)，一是驗(yàn)證接收端信號(hào)質(zhì)量是否滿足要求；二是與前期的仿真結(jié)果進(jìn)行對(duì)比進(jìn)行差異分析，優(yōu)化仿真建模方法。

測(cè)試驗(yàn)證要得到正確的測(cè)試結(jié)果需要注意以下事項(xiàng)：

根據(jù)信號(hào)帶寬選擇合適的示波器和探頭;

測(cè)試點(diǎn)位置選擇需靠近接收芯片管腳，往往選擇PCB上的過孔。但我們選擇的測(cè)試點(diǎn)并不是芯片實(shí)際的接收端，因此測(cè)試波形會(huì)受到封裝內(nèi)部布線的影響。此時(shí)需要使用“去嵌入”技術(shù)消除封裝內(nèi)部布線的影響。

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