如何通過仿真準(zhǔn)確的預(yù)測信號完整性

解釋完帶寬這一概念，我們來考慮如何才能通過仿真準(zhǔn)確的預(yù)測信號完整性。

信號帶寬的確定、器件模型的獲取

當(dāng)我們確定了要分析的信號的信息（包含速率、接口電平、上升時間等等）、以及驅(qū)動器和接收器型號之后，我們就可以計算得到信號的帶寬。一般來說芯片廠家提供的仿真模型無論是IBIS還是Spice模型都是很信號帶寬相匹配的。比如說一個器件的IBIS模型中肯定不會包含serdes信號的模型，如果器件中有serdes接口廠家肯定會提供Spice或者IBIS-AMI模型供仿真使用。也就是說芯片廠家提供的仿真模型的帶寬一般情況下要比模型中包含的信號帶寬要高，我們是可以放心使用的。

無源鏈路的建模

對于無源鏈路需要工程師借助仿真軟件進(jìn)行建模。第一，建模的過程中必須保證模型的準(zhǔn)確度，也就是模型必須能夠準(zhǔn)確的反映無源鏈路的真實(shí)特征。這就要求SI工程師能夠根據(jù)所設(shè)計的總線接口的特性選擇合適的仿真建模方法以及軟件工具。第二，無源鏈路的性能要能夠滿足信號帶寬的要求。SI工程師需要通過對模型進(jìn)行仿真優(yōu)化使模型在信號的帶寬范圍內(nèi)具有良好的損耗和反射性能，如果無源鏈路的性能不能滿足要求，工程師就需要對無源鏈路的材料或者結(jié)構(gòu)進(jìn)行調(diào)整以提高模型帶寬。

第一點(diǎn)就是保證模型的準(zhǔn)確，保證使用這個模型進(jìn)行仿真的結(jié)果和實(shí)際測試結(jié)果的偏差可控。第二點(diǎn)包含的意思就是我們需要通過對無源鏈路的優(yōu)化來達(dá)到信號完整性最優(yōu)的效果。如果無源鏈路的模型帶寬太低會出現(xiàn)什么情況呢？

為了解釋這個問題，我們再來看一下帶寬的計算公式：BW= 0.35/Trise，可以導(dǎo)出Trise = 0.35/BW。應(yīng)用在互連線模型中，Trise就代表了互連線的本征上升時間。互連線的帶寬為1GHz，那么它能傳輸信號的最短上升時間就是350ps，這個350ps就是這條互連線的本征上升時間。驅(qū)動器輸出一個上升時間為Trise_drv的信號輸入到一條本征上升時間為Trise_interconnect的互連線，在接收器處接收到的信號上升時間為Trise_rev，則有如下關(guān)系：

不難看出，由于互連線的本征上升時間導(dǎo)致接收器接收到的信號上升時間Trise_rev相對于Trise_drv增大了，我們通常也說信號經(jīng)過互連線傳輸之后發(fā)生了邊沿退化。如果互連線的帶寬太低，其本征上升時間就會比較長，那么接收器接收到的信號上升時間就會比較大，也就是說信號在傳輸過程中發(fā)生的邊沿退化就越嚴(yán)重。

測試設(shè)備的帶寬和本征上升時間

同樣，在使用測試設(shè)備對接收器的信號進(jìn)行測量時也會有上升時間的退化問題。一般來說示波器和測試探頭都有自身的帶寬和本征上升時間，以此來描述它所能測試信號的最高帶寬和最短上升時間。接收器上升時間為Trise_rev的信號，通過本征上升時間為Trise_probe的探頭在示波器上顯示測試波形的上升時間為Trise_measure

也就是說當(dāng)示波器、探頭的帶寬很低時，其本征上升時間就會比較長，測試到的信號上升時間也就比實(shí)際信號上升時間要長。這樣的話很可能會錯過實(shí)際信號的一些細(xì)節(jié)特征得到錯誤的結(jié)論。

如果測試結(jié)果沒有能夠測到實(shí)際存在在上邊沿上的臺階、回溝，這對時鐘信號來說是致命的，因?yàn)榛販蠒?dǎo)致時鐘對數(shù)據(jù)信號的誤采樣。我們在進(jìn)行時序測試也會導(dǎo)致我們得到錯誤的建立保持時間裕量；也可能導(dǎo)致測試到的信號過沖、振鈴幅度比實(shí)際的過沖和振鈴要小，很可能實(shí)際信號的過沖以及超過了芯片手冊的要求這樣會影響器件壽命，也有可能實(shí)際信號的振鈴已經(jīng)嚴(yán)重的影響了信號的噪聲裕量，在惡劣情況下很容易導(dǎo)致數(shù)據(jù)錯誤。等等這些都是產(chǎn)品開發(fā)中的隱患。由此可見正確的對信號進(jìn)行仿真預(yù)測和測量驗(yàn)證有著非常重要的意義。

什么是高速信號

通過上面關(guān)于時域、頻域的轉(zhuǎn)換以及信號、互連線帶寬的分析，我們現(xiàn)在就可以理解什么是高速信號了。高速信號并不等于高頻信號，信號是不是高速信號關(guān)鍵要看信號的帶寬，也就是信號的上升時間是否足夠短。而信號的上升時間和信號頻率之間并沒有必然的關(guān)系系，唯一的關(guān)系就是信號的上升時間肯定要小于信號周期的50%。當(dāng)信號的頻率達(dá)到5GHz、10GHz時，其上升時間必然會小于100ps、50ps，此時信號的帶寬必然會很高，無疑這種信號就是高速信號，其信號完整性問題就會非常突出。但是對于一個頻率僅為1MHz的信號，我們能否就說它不是高速信號呢？當(dāng)然不能，因?yàn)楸M管芯片的頻率很低，但是它的上升時間也可能非常小也可能是高速信號。

信號完整性的設(shè)計流程

基于前兩個章節(jié)的關(guān)于時域、頻域以及帶寬的介紹，我們這里對信號完整性分析設(shè)計流程進(jìn)行歸納總結(jié)，整個過程大體可分為前期準(zhǔn)備、無源鏈路建模、時域仿真分析、測試驗(yàn)證四個環(huán)節(jié)。其中前期準(zhǔn)備是基礎(chǔ)、無源鏈路建模和時域仿真分析是核心、并通過測試驗(yàn)證形成閉環(huán)。下面簡要介紹這四個階段所涉及到的主要工作內(nèi)容，后續(xù)篇幅會針對高速并行總線、高速串行總線的信號完整性、以及電源完整性設(shè)計詳細(xì)介紹設(shè)計流程。

SI分析設(shè)計流程圖

前期準(zhǔn)備

前期準(zhǔn)備工作是通過對器件手冊的研讀和芯片仿真模型的分析得到仿真設(shè)計所需要的信息，主要包含：信號或者電源的特性，包含時域波形和電流的大小、頻譜特性等等，以及接收或者負(fù)載芯片對信號質(zhì)量和電源噪聲、壓降等要求。并以此確定無源鏈路模型建立的方法、仿真分析的評判標(biāo)準(zhǔn)以及測試驗(yàn)證方案。

無源鏈路建模

無源鏈路建模就是對信號傳輸路徑進(jìn)行建模優(yōu)化，其目的就是為信號“安全”到達(dá)接收器件掃清障礙。信號完整性設(shè)計和電源完整性設(shè)計都需要對無源鏈路進(jìn)行建模，但由于信號和電源對無源鏈路的要求不同，因此建模的關(guān)注點(diǎn)也有所不同。信號完整性關(guān)注鏈路的損耗、阻抗連續(xù)性，而電源完整性則要求PDN阻抗盡量低，主要關(guān)注各組成部分的寄生電感特性，并配合去耦電容消除電感影響。

同時無源鏈路建模的過程就是頻域仿真的過程，通過無源鏈路的建模觀察信號和電源無源傳輸路徑的頻域特性并對其進(jìn)行優(yōu)化使其滿足設(shè)計要求。

時域仿真分析

時域仿真分析就是在無源模型上加入激勵源進(jìn)行仿真從而觀測時域仿真結(jié)果。對于信號完整性仿真將芯片的有源模型（IBIS、Spice或者AMI模型）、傳輸路徑的無源模型搭建成仿真電路，在驅(qū)動器端添加激勵在接收器端直接觀測信號波形和眼圖，并對仿真結(jié)果進(jìn)行分析。對于電源完整性則需要加入電流負(fù)載以及VRM模型仿真觀測負(fù)載端的電源噪聲。有些情況下無法獲取芯片的電流模型，此時就不能進(jìn)行精確的電源完整性時域仿真，此時要求PI頻域仿真有足夠的裕量，時域仿真也是可以缺省的。

時域仿真分析目的有兩個：一是更加直觀的判斷信號、電源質(zhì)量是否滿足要求；二是確定芯片buffer選型、加重、均衡等各項(xiàng)參數(shù)配置為后續(xù)測試調(diào)試工作提供參考。

測試驗(yàn)證

測試驗(yàn)證是在產(chǎn)品生產(chǎn)完成后，在實(shí)際的系統(tǒng)中進(jìn)行信號質(zhì)量測試。測試驗(yàn)證的目的有兩個，一是驗(yàn)證接收端信號質(zhì)量是否滿足要求；二是與前期的仿真結(jié)果進(jìn)行對比進(jìn)行差異分析，優(yōu)化仿真建模方法。

測試驗(yàn)證要得到正確的測試結(jié)果需要注意以下事項(xiàng)：

根據(jù)信號帶寬選擇合適的示波器和探頭;

測試點(diǎn)位置選擇需靠近接收芯片管腳，往往選擇PCB上的過孔。但我們選擇的測試點(diǎn)并不是芯片實(shí)際的接收端，因此測試波形會受到封裝內(nèi)部布線的影響。此時需要使用“去嵌入”技術(shù)消除封裝內(nèi)部布線的影響。

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