0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

基于FPGA的數(shù)字時鐘設(shè)計

FPGA技術(shù)江湖 ? 來源: FPGA技術(shù)江湖 ? 2025-01-21 10:29 ? 次閱讀

本次的設(shè)計的數(shù)字鐘思路描述如下,使用3個key按鍵,上電后,需要先配置數(shù)字時鐘的時分秒,設(shè)計一個按鍵來控制數(shù)字時鐘的時,第二個按鍵來控制數(shù)字時鐘的分,本次設(shè)計沒有用按鍵控制數(shù)字時鐘的秒,原理一樣,大家可以自己做拓展設(shè)計再使用一個按鍵控制數(shù)字時鐘的,然后用第三個按鍵來控制數(shù)字時鐘的運行。采取"Top to down"設(shè)計思想,分模塊設(shè)計,由于本次設(shè)計比較簡單,這里就沒有設(shè)計總設(shè)計框架圖,上面也大致描述了設(shè)計思路,給大家截取RTL級視圖提供參考,具體設(shè)計如下:

9405e6d0-d78b-11ef-9310-92fbcf53809c.png

附設(shè)計代碼:(源碼文件可從公眾號內(nèi)部獲?。?總模塊:

9412952e-d78b-11ef-9310-92fbcf53809c.png

94220f5e-d78b-11ef-9310-92fbcf53809c.png

按鍵模塊:

9430a546-d78b-11ef-9310-92fbcf53809c.png

消抖模塊:

943de5b2-d78b-11ef-9310-92fbcf53809c.png

944a0b58-d78b-11ef-9310-92fbcf53809c.png

數(shù)碼管模塊:

945b7686-d78b-11ef-9310-92fbcf53809c.png

946bc806-d78b-11ef-9310-92fbcf53809c.png

947831ae-d78b-11ef-9310-92fbcf53809c.png

9484633e-d78b-11ef-9310-92fbcf53809c.png

94942382-d78b-11ef-9310-92fbcf53809c.png

控制模塊:

9512007c-d78b-11ef-9310-92fbcf53809c.png

951ee1e8-d78b-11ef-9310-92fbcf53809c.png

952f569a-d78b-11ef-9310-92fbcf53809c.png

9547435e-d78b-11ef-9310-92fbcf53809c.png

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1630

    文章

    21783

    瀏覽量

    605025
  • 代碼
    +關(guān)注

    關(guān)注

    30

    文章

    4816

    瀏覽量

    68873
  • 數(shù)字時鐘
    +關(guān)注

    關(guān)注

    2

    文章

    151

    瀏覽量

    20408

原文標(biāo)題:源碼系列:基于FPGA數(shù)字時鐘的設(shè)計(附源工程)

文章出處:【微信號:HXSLH1010101010,微信公眾號:FPGA技術(shù)江湖】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

收藏 人收藏

    評論

    相關(guān)推薦

    如何把握FPGA數(shù)字時鐘管理器

    ,什么時候用DCM、PLL、PMCD和MMCM四大類型中的哪一種,讓他們頗為困惑。賽靈思現(xiàn)有的FPGA中沒有一款同時包含這四種資源(見表1)。 這四大類中的每一種都針對特定的應(yīng)用。例如,數(shù)字時鐘管理器(DCM)適用于實現(xiàn)延遲鎖相
    的頭像 發(fā)表于 02-13 17:02 ?2437次閱讀
    如何把握<b class='flag-5'>FPGA</b>的<b class='flag-5'>數(shù)字</b><b class='flag-5'>時鐘</b>管理器

    FPGA數(shù)字時鐘電路解析

    FPGA 在通信領(lǐng)域的應(yīng)用可以說是無所不能,得益于 FPGA 內(nèi)部結(jié)構(gòu)的特點,它可以很容易地實現(xiàn)分布式的算法結(jié)構(gòu),這一點對于實現(xiàn)無線通信中的高速數(shù)字信號處理十分有利。
    發(fā)表于 01-24 13:46 ?860次閱讀
    <b class='flag-5'>FPGA</b>的<b class='flag-5'>數(shù)字</b><b class='flag-5'>時鐘</b>電路解析

    基于FPGA設(shè)計的數(shù)字時鐘 畢設(shè)(視頻 源碼)

    更多項目/畢設(shè)下載和技術(shù)交流請加FPGA交流群:97925396視頻過大,打包成8個壓縮包
    發(fā)表于 11-23 10:31

    FPGA的外部時鐘周期性地打開和關(guān)閉

    嗨,我是FPGA的新手。我想知道我是否可以有一個設(shè)計,我的FPGA的外部時鐘周期性地打開和關(guān)閉。我知道Xilinx FPGA使用數(shù)字
    發(fā)表于 01-10 10:59

    基于FPGA設(shè)計的數(shù)字時鐘

    視頻過大,打包成8個壓縮包基于FPGA設(shè)計的數(shù)字時鐘.part01.rar (20 MB )基于FPGA設(shè)計的數(shù)字
    發(fā)表于 05-14 06:35

    FPGA時鐘分配網(wǎng)絡(luò)設(shè)計技術(shù)

    本文闡述了用于FPGA的可優(yōu)化時鐘分配網(wǎng)絡(luò)功耗與面積的時鐘布線結(jié)構(gòu)模型。并在時鐘分配網(wǎng)絡(luò)中引入數(shù)字延遲鎖相環(huán)減少
    發(fā)表于 08-06 16:08 ?12次下載

    基于FPGA時鐘設(shè)計

    FPGA設(shè)計中,為了成功地操作,可靠的時鐘是非常關(guān)鍵的。設(shè)計不良的時鐘在極限的溫度、電壓下將導(dǎo)致錯誤的行為。在設(shè)計PLD/FPGA時通常采用如下四種類型
    發(fā)表于 09-21 18:38 ?3765次閱讀
    基于<b class='flag-5'>FPGA</b>的<b class='flag-5'>時鐘</b>設(shè)計

    FPGA實現(xiàn)數(shù)字時鐘

    在Quartus Ⅱ開發(fā)環(huán)境下,用Verilog HDL硬件描述語言設(shè)計了一個可以在FPGA芯片上實現(xiàn)的數(shù)字時鐘. 通過將設(shè)計代碼下載到FPGA的開發(fā)平臺Altera DE2開發(fā)板上進
    發(fā)表于 11-29 16:51 ?183次下載
    <b class='flag-5'>FPGA</b>實現(xiàn)<b class='flag-5'>數(shù)字</b><b class='flag-5'>時鐘</b>

    基于FPGA數(shù)字時鐘

    發(fā)表于 12-26 10:33 ?42次下載

    基于FPGA數(shù)字時鐘設(shè)計

    基于FPGA數(shù)字時鐘設(shè)計,可實現(xiàn)鬧鐘的功能,可校時。
    發(fā)表于 06-23 17:15 ?69次下載

    基于FPGA數(shù)字時鐘的設(shè)計

    用Verilog寫的數(shù)字鐘,可調(diào)小時,分鐘,秒,模塊化設(shè)計,內(nèi)部消抖,數(shù)碼管掃描等小模塊便于移植,已上板驗證通過
    發(fā)表于 08-09 17:12 ?14次下載

    基于fpga數(shù)字時鐘設(shè)計應(yīng)用

    本工程包括矩陣鍵盤和數(shù)碼管顯示模塊,共同實現(xiàn)一個帶有鬧鐘功能、可以設(shè)置時間的數(shù)字時鐘。具體功能如下:1. 數(shù)碼管可以顯示時十位、時個位、分十位、分個位、秒十位、秒個位。2. 上電后,數(shù)碼管顯示000000,并開始每秒計時。
    發(fā)表于 04-19 10:27 ?1.6w次閱讀
    基于<b class='flag-5'>fpga</b>的<b class='flag-5'>數(shù)字</b><b class='flag-5'>時鐘</b>設(shè)計應(yīng)用

    基于FPGA數(shù)字時鐘實現(xiàn)

    EDA技術(shù)使得電子線路的設(shè)計人員能在計算機上完成電路的功能設(shè)計、邏輯設(shè)計、時序測試直至印刷電路板的自動設(shè)計。本文介紹了以 VHDL 語言和硬件電路為表達方式,以 Quartus II 軟件為設(shè)計工具,最終通過 FPGA 器件實現(xiàn)數(shù)字時鐘
    發(fā)表于 05-25 16:28 ?39次下載

    基于FPGA數(shù)字時鐘設(shè)計畢業(yè)設(shè)計論文

    基于FPGA數(shù)字時鐘設(shè)計畢業(yè)設(shè)計論文免費下載。
    發(fā)表于 05-28 10:49 ?73次下載

    使用FPGA數(shù)字時鐘(計時表)

    電子發(fā)燒友網(wǎng)站提供《使用FPGA數(shù)字時鐘(計時表).zip》資料免費下載
    發(fā)表于 11-23 10:38 ?6次下載
    使用<b class='flag-5'>FPGA</b>的<b class='flag-5'>數(shù)字</b><b class='flag-5'>時鐘</b>(計時表)