集成電路制造中良率損失來(lái)源及分類(lèi)

本文介紹了集成電路制造中良率損失來(lái)源及分類(lèi)。

良率的定義

良率是集成電路制造中最重要的指標(biāo)之一。集成電路制造廠需對(duì)工藝和設(shè)備進(jìn)行持續(xù)評(píng)估，以確保各項(xiàng)工藝步驟均滿(mǎn)足預(yù)期目標(biāo)，即每個(gè)步驟的結(jié)果都處于生產(chǎn)所需的工藝窗口范圍內(nèi)。這些窗口可能包括缺陷密度范圍或薄膜厚度的最大與最小可接受值等。由于集成電路制造過(guò)程極為復(fù)雜，涉及數(shù)千個(gè)步驟，任何一個(gè)環(huán)節(jié)的微小失誤都可能?chē)?yán)重影響最終產(chǎn)品的功能，甚至導(dǎo)致報(bào)廢，從而降低良率。因此，提高良率始終是所有晶圓廠的核心目標(biāo)。良率是集成電路制造中最重要的指標(biāo)之一。集成電路制造廠需對(duì)工藝和設(shè)備進(jìn)行持續(xù)評(píng)估，以確保各項(xiàng)工藝步驟均滿(mǎn)足預(yù)期目標(biāo)，即每個(gè)步驟的結(jié)果都處于生產(chǎn)所需的工藝窗口范圍內(nèi)。這些窗口可能包括缺陷密度范圍或薄膜厚度的最大與最小可接受值等。由于集成電路制造過(guò)程極為復(fù)雜，涉及數(shù)千個(gè)步驟，任何一個(gè)環(huán)節(jié)的微小失誤都可能?chē)?yán)重影響最終產(chǎn)品的功能，甚至導(dǎo)致報(bào)廢，從而降低良率。因此，提高良率始終是所有晶圓廠的核心目標(biāo)。

制造過(guò)程中的各種芯片良率

在多數(shù)制造行業(yè)中，良率通常指可用產(chǎn)品數(shù)量與總生產(chǎn)數(shù)量的比值。在集成電路行業(yè)中，良率則由晶圓上制造出的器件的功能性和可靠性來(lái)衡量。良率的定義一般可分為以下四類(lèi)： （1）晶圓制造良率（或晶圓廠良率）：指從晶圓廠成功生產(chǎn)出來(lái)的合格晶圓數(shù)量與投入生產(chǎn)的晶圓總數(shù)量之比。 （2）電氣測(cè)試良率：指通過(guò)電氣測(cè)試并正常工作的裸片數(shù)量與晶圓片中裸片總數(shù)之比。 （3）封裝良率：指切割并封裝后的芯片中，通過(guò)最終電氣測(cè)試（FT）的芯片數(shù)量與總芯片數(shù)量之比。 （4）產(chǎn)品應(yīng)用良率：指實(shí)際使用中合格芯片的比例。具體計(jì)算為應(yīng)用裝配芯片總數(shù)減去客戶(hù)退回芯片數(shù)量后的結(jié)果，再除以應(yīng)用裝配芯片總數(shù)。產(chǎn)品應(yīng)用良率理論上應(yīng)達(dá)到100%。如果未達(dá)標(biāo)（即出現(xiàn)性能問(wèn)題導(dǎo)致退貨），需對(duì)產(chǎn)品失效進(jìn)行分析，追溯設(shè)計(jì)、制造、測(cè)試、封裝等環(huán)節(jié)，以找到根本原因。 在半導(dǎo)體集成電路芯片制造中，良率通常指電氣測(cè)試良率，這是所有良率指標(biāo)中最復(fù)雜、最難提升的部分。與之相比，其余三種良率在多數(shù)情況下都可以接近甚至達(dá)到100%。然而，想要使電氣測(cè)試良率達(dá)到100%幾乎是不可能的。在本文中，“良率”一詞若無(wú)特別說(shuō)明，均特指電氣測(cè)試良率。 提高良率是所有半導(dǎo)體集成電路制造企業(yè)追求的核心目標(biāo)之一，因?yàn)榱悸手苯臃从沉俗罱K可以銷(xiāo)售的產(chǎn)品數(shù)量與總生產(chǎn)數(shù)量之間的比例。良率的提升對(duì)晶圓制造的成本具有重要影響。在大規(guī)模生產(chǎn)的背景下，哪怕良率僅提升0.5%或1%，都能夠大幅降低每片晶圓的平均制造成本。良率的高低與設(shè)備性能（工藝能力）、員工培訓(xùn)質(zhì)量、生產(chǎn)組織效率以及晶圓廠的整體設(shè)計(jì)和建設(shè)水平密切相關(guān)。 良率損失的來(lái)源 在集成電路制造的各個(gè)環(huán)節(jié)中，良率損失的原因多種多樣，可能由缺陷、故障、工藝波動(dòng)或設(shè)計(jì)問(wèn)題等因素導(dǎo)致。下表概述了某條生產(chǎn)線晶圓片電氣測(cè)試良率損失的主要來(lái)源。在集成電路制造的各個(gè)環(huán)節(jié)中，良率損失的原因多種多樣，可能由缺陷、故障、工藝波動(dòng)或設(shè)計(jì)問(wèn)題等因素導(dǎo)致。下表概述了某條生產(chǎn)線晶圓片電氣測(cè)試良率損失的主要來(lái)源。

各階段良率損失范例

從總體上看，良率損失可分為兩種類(lèi)型：硬性損失（災(zāi)難性）和軟性損失（參數(shù)性）。

硬性損失（災(zāi)難性）

硬性損失指芯片因嚴(yán)重功能故障而完全無(wú)法正常工作，例如開(kāi)路或短路等。這類(lèi)損失的主要原因包括人為的重大操作失誤（例如選用錯(cuò)誤的離子注入?yún)?shù)）、材料顆粒缺陷以及材料缺失等。一個(gè)典型的案例是銅互連工藝中出現(xiàn)的金屬線橋接問(wèn)題，如圖所示。由于金屬邊緣存在多余的材料，導(dǎo)致相鄰金屬線之間形成橋接，最終引發(fā)短路故障。

金屬線橋接故障

2. 軟性損失（參數(shù)性） 軟性損失則是指芯片的基本功能正常，但未能滿(mǎn)足某些性能或功耗指標(biāo)。這類(lèi)良率損失通常由一個(gè)或多個(gè)電路參數(shù)的變化引起。當(dāng)這些參數(shù)偏離設(shè)計(jì)中的預(yù)期分布時(shí)，芯片的某些性能可能不符合規(guī)格要求。例如，一個(gè)芯片可能在特定電壓下正常運(yùn)行，但在其他所需工作電壓范圍內(nèi)無(wú)法滿(mǎn)足要求。深亞微米工藝技術(shù)中的漏電流問(wèn)題也是典型的參數(shù)性良率損失案例。單個(gè)晶體管可能因工藝不完善而產(chǎn)生細(xì)微的漏電流，而當(dāng)大量晶體管的漏電流累積達(dá)到某個(gè)臨界值時(shí)，就會(huì)引發(fā)芯片的失效。此外，在微處理器生產(chǎn)中，由于工藝差異導(dǎo)致的晶體管性能波動(dòng)會(huì)直接影響芯片的處理速度。這種性能差異使得速度較低的微處理器只能以較低價(jià)格出售，給廠商帶來(lái)經(jīng)濟(jì)損失。在某些特殊情況下，例如應(yīng)用專(zhuān)用集成電路（ASIC）中，如果性能低于某一設(shè)定閾值，可能導(dǎo)致產(chǎn)品完全無(wú)法銷(xiāo)售，造成更嚴(yán)重的經(jīng)濟(jì)后果。

3. 與測(cè)試相關(guān)的良率損失 此外，還存在部分與測(cè)試過(guò)程相關(guān)的良率損失。由于任何測(cè)試流程都無(wú)法完全覆蓋所有可能的故障與潛在問(wèn)題，因此會(huì)導(dǎo)致一定比例的產(chǎn)量損失。這種損失與測(cè)試程序的覆蓋度、合理性以及工藝缺陷水平息息相關(guān)。然而，這類(lèi)損失并非直接由制造工藝本身引起，因此不屬于本文討論的范疇。

良率損失的分類(lèi)

如前所述，良率損失的原因多種多樣，覆蓋了集成電路制造和封裝的各個(gè)環(huán)節(jié)。根據(jù)不同的劃分標(biāo)準(zhǔn)，良率損失可以分為以下幾種類(lèi)型：

工藝變化性良率損失 vs. 環(huán)境變化性良率損失 在集成電路制造過(guò)程中，工藝的波動(dòng)（如掩模未對(duì)準(zhǔn)、步進(jìn)器聚焦不佳等）會(huì)引發(fā)物理性的良率損失。這類(lèi)工藝變化性損失可以通過(guò)提升工藝穩(wěn)定性來(lái)減少。而在集成電路的實(shí)際使用中，周?chē)h(huán)境的變化（如溫度、電壓等物理因素的波動(dòng)）可能導(dǎo)致環(huán)境變化性良率損失。某些特殊應(yīng)用的芯片需要在極端環(huán)境下運(yùn)行（如高溫、高壓、高氣壓等），在這種情況下，即使在常規(guī)環(huán)境中能正常工作的芯片，到了極端環(huán)境下也可能發(fā)生失效，進(jìn)而導(dǎo)致良率下降。減少此類(lèi)損失對(duì)工藝的穩(wěn)定性和精確性提出了更高的要求。 工藝變化性導(dǎo)致的良率損失通?？梢栽谛酒脑缙诠δ苄噪姎鉁y(cè)試中被發(fā)現(xiàn)，便于工程師迅速分析原因并采取措施。而環(huán)境變化性損失則可能在成品芯片的實(shí)際應(yīng)用階段才被發(fā)現(xiàn)，這可能會(huì)導(dǎo)致產(chǎn)品被客戶(hù)退回，從而延長(zhǎng)良率學(xué)習(xí)周期（yield learning cycle）。

系統(tǒng)性良率損失 vs. 隨機(jī)性良率損失

系統(tǒng)性良率損失是指具有一定規(guī)律的損失，例如金屬凹陷或光刻鄰近效應(yīng)，這類(lèi)損失通常會(huì)影響同一批次的晶圓，而非單片晶圓。這類(lèi)問(wèn)題較容易被檢測(cè)出來(lái)，且可以通過(guò)建模和預(yù)測(cè)找到根本原因。相比之下，隨機(jī)性良率損失由難以預(yù)知的隨機(jī)變化（如材料波動(dòng)、摻雜劑濃度的細(xì)微偏差等）引起，難以進(jìn)行預(yù)測(cè)或分析，因而改進(jìn)這類(lèi)良率損失的難度較大。

晶粒裸片間良率損失 vs. 晶粒裸片內(nèi)良率損失

根據(jù)工藝波動(dòng)的空間尺度，良率損失可進(jìn)一步劃分為晶粒裸片間的良率損失和晶粒裸片內(nèi)的良率損失。晶粒裸片間的變化可能出現(xiàn)在同一晶圓片的不同裸片之間，也可能存在于不同晶圓片或批次之間，例如材料成分的差異。就像自然界沒(méi)有完全相同的兩片樹(shù)葉一樣，這種微小的差異是不可避免的，因此芯片設(shè)計(jì)時(shí)會(huì)考慮這種變化，并在一定范圍內(nèi)允許參數(shù)的波動(dòng)。然而，當(dāng)參數(shù)變化超出設(shè)計(jì)容忍范圍時(shí)，就會(huì)導(dǎo)致良率下降。 另一方面，晶粒裸片內(nèi)的良率損失是指單個(gè)晶粒裸片內(nèi)部的參數(shù)波動(dòng)，例如同一晶粒裸片中相同電路元件的性能差異。為了應(yīng)對(duì)這種內(nèi)部變化，通常在設(shè)計(jì)中會(huì)加入保護(hù)帶或采用補(bǔ)償設(shè)計(jì)，以減小內(nèi)部擾動(dòng)的影響并降低相關(guān)良率損失。

尺寸變化性良率損失 vs. 拓?fù)渥兓粤悸蕮p失

尺寸變化主要體現(xiàn)在器件邊緣的形態(tài)差異、裸片內(nèi)部橫向尺寸的偏差以及跨裸片的線寬變化等方面。這些變化通常會(huì)引發(fā)器件性能參數(shù)的波動(dòng)。在尺寸變化性良率損失中，常見(jiàn)的原因包括柵極長(zhǎng)度的偏差、線端回拉以及連接柱的重疊。這類(lèi)變化多發(fā)生在光刻和刻蝕工藝過(guò)程中，并且與芯片的布局設(shè)計(jì)模式密切相關(guān)。隨著器件尺寸的不斷縮小，即使是微小的尺寸變化也可能對(duì)電路性能造成顯著影響。例如，在32nm及以下工藝節(jié)點(diǎn)中，線邊緣粗糙度（Line Edge Roughness， LER）已經(jīng)成為影響器件性能和良率的關(guān)鍵問(wèn)題之一。 拓?fù)渥兓粤悸蕮p失通常由化學(xué)物質(zhì)導(dǎo)致的介電質(zhì)腐蝕或金屬凹陷引起。在制造過(guò)程中，這種現(xiàn)象多見(jiàn)于生產(chǎn)線后段金屬互連線的缺陷，以及前段工藝（FEOL）中淺溝槽隔離（STI）結(jié)構(gòu)的缺陷。此外，化學(xué)機(jī)械研磨（Chemical Mechanical Polishing， CMP）工藝的不完善也往往導(dǎo)致拓?fù)洳痪鶆蛐?。拓?fù)渥兓瘯?huì)引發(fā)諸多問(wèn)題，如互連電阻和電容的波動(dòng)，同時(shí)還會(huì)影響后續(xù)光刻工序的對(duì)焦精度，進(jìn)而引起線寬變化并導(dǎo)致良率下降。