AMD Versal自適應SoC器件Advanced Flow概覽（上）

本文作者：AMD 工程師Grace Sun

在最新發(fā)布的 AMD VivadoDesign Suite 2024.2 中，引入的新特性之一是啟用了僅適用于 AMD Versal自適應 SoC 器件的 Advanced Flow 布局布線。關于此特性，文檔 UG904 以及 AR#000036830 均有說明，本文基于此做些擴展匯總，以幫助讀者對 Advanced Flow 有更全面的了解。

為何要引入新的布局布線？

AMD Versal 自適應 SoC 將強大的可編程邏輯與加速引擎以及先進的內存和接口技術相結合，為各種應用提供定制且高效的異構加速。Versal 器件的邏輯密度顯著提高，從而提高了性能和容量。下表比較了 AMD UltraScale+ FPGA系列的 VU19P 與 Versal Premium 系列的 VP1902，后者是一款大型器件。

從 UltraScale+ 過渡到 Versal 器件已導致關鍵資源顯著增加：CLB LUT、BRAM、URAM、DSP 和邏輯單元的數(shù)量增加了一倍。這一增強功能能實現(xiàn)更復雜的設計。然而，隨著邏輯密度的增加，編譯時間也呈非線性增長。

隨著設計變得越來越復雜，需要 AMD VivadoDesign Suite 工具進行創(chuàng)新，以有效管理和應對以下方面的挑戰(zhàn)：

編譯時間

設計收斂

擁塞問題

Advanced Flow 相較于 Vivado 傳統(tǒng)的 Standard Flow 而言，旨在提高設計效率并縮短編譯時間，適用于更大、更復雜、功能豐富的 Versal 自適應 SoC。

為了應對 Versal 架構編譯時間更長的挑戰(zhàn)，優(yōu)化和加速布局布線過程至關重要。增強這一步驟將有助于管理 Versal 自適應 SoC 的復雜性。

從 2024.2 版本開始，Vivado Design Suite 為所有 Versal 器件引入了 Advanced Flow。這種新流程具有新的布局布線算法，可提高設計性能、改善可布線性并更好地解決復雜的時鐘布局要求。額外的架構改進增強了將大型復雜問題分解為可以并行解決的小問題的能力。

Advanced Flow 的引入顯著加快了編譯時間，改善了 Versal 設計的 QoR，從而有助于提高整體生產力和加速設計迭代。

新流程詳述

典型的設計流程從設計創(chuàng)建開始，然后是所有設計功能的模擬和驗證，然后進入綜合階段。Advanced Flow 的主要重點是 Implementation 階段，其中包括自動并行編譯和新的布局和布線算法，如下圖所示：

Advanced Flow 引入了改進的分區(qū)和布局規(guī)劃方法，可優(yōu)化并行編譯。新算法有助于放置復雜的時鐘網(wǎng)絡、減少擁塞并提高整體性能。這種架構和算法的組合大大加快了編譯過程。Placement 后，分區(qū)信息將傳遞到 Router，以便可以并行布線分區(qū)。

后續(xù)流程（例如時序和功率分析、編程和調試）與 AMD VivadoDesign Suite 的先前版本相同。

Advanced Flow 之所以成為 AMD Versal自適應 SoC器件更強大的解決方案，主要得益于其自動分區(qū)以實現(xiàn)并行處理的功能。

自動分區(qū)將大型復雜設計劃分為可以并行解決的較小布局和布線問題，以更有效地處理分區(qū)的并行編譯。對于 SSI 設備，這涉及將邏輯劃分為 SLR，對于單片設備，將邏輯劃分為設備內的不同區(qū)域。

分區(qū)器會分析設計層次結構、資源使用情況以及模塊之間的連接，自動完成設計分區(qū)。分區(qū)后，設計將以并行方式進行布局，從全局布局階段開始，通過粗略級別的時序和擁塞優(yōu)化進行整個設備的設計布局。下一階段的詳細布局和布局后優(yōu)化器將優(yōu)化全局布局，以確保最佳引腳密度和最佳整體性能。

然后，分區(qū)信息將傳遞到布線器，布線器將使用相同的分區(qū)進行并行布線，從而實現(xiàn)非?？焖俚臅r序收斂。

與之前的版本一樣，物理優(yōu)化（Phys Opt Design 步驟）可在布局后的任何時間使用，以改善時序。

在 Vivado 內部，Advanced Flow 使用更精簡的數(shù)據(jù)結構來存儲和檢索物理設計信息，這不僅提高了布局和布線速度，而且還提高了使用 Checkpoint 讀寫大型設計的能力，減小了內存占用。多線程的改進進一步提高了布局和布線效率。

新的時序引擎經(jīng)過優(yōu)化，可與布局器及其數(shù)據(jù)結構配合使用，有助于快速評估布局更改的時序影響。此外，布局器還增加了減少每個方向的布線擁塞的功能，從而顯著提高了整體設計的可布線性。新的時鐘區(qū)域布局器的容量大大增加，從而可以更好地處理具有大量全局時鐘的復雜設計。

布線器可以從布局器獲取分區(qū)信息來并行布線這些分區(qū)，也可以提前預測要使用多少個分區(qū)。初始布線后，會自動探索布線算法的不同參數(shù)和閾值組合。布線器會選擇最佳組合，引導算法快速收斂到時序要求。

總體而言，這種新的工具架構具有將大型復雜設計自動分解為獨立分區(qū)的功能，無需用戶干預即可縮短編譯時間。