先進(jìn)封裝行業(yè)：CoWoS五問五答

前言

一、CoWoS 技術(shù)概述

定義與結(jié)構(gòu)：CoWoS（Chip on Wafer on Substrate）是一種 2.5D 先進(jìn)封裝技術(shù)，由 Chip on Wafer（CoW）和基板（Substrate）連接整合而成。其核心在于將不同芯片堆疊在同一硅中介層上，實(shí)現(xiàn)多芯片互聯(lián)，從而提高芯片的集成度和性能。

發(fā)展歷程：

2011 年：臺積電開發(fā)出第一代 CoWoS-S，硅中介層最大面積為 775mm2，接近掩膜版曝光尺寸極限（858mm2）。

2014 年：第二代 CoWoS-S 硅中介層面積達(dá)到 1150mm2。

后續(xù)迭代：第三代至第六代硅中介層面積分別為 1245mm2、1660mm2、2500mm2、3320mm2，集成芯片數(shù)量從 1 個(gè) SoC + 4 個(gè) HBM（內(nèi)存 16GB）增至 2 個(gè) SoC + 12 個(gè) HBM（內(nèi)存 128GB）。

技術(shù)分類：

CoWoS-S（Silicon Interposer）：使用硅中介層，具有高密度 I/O 互連，適用于高性能計(jì)算（HPC）、人工智能（AI）加速器和高端服務(wù)器。

CoWoS-R（RDL Interposer）：使用重新布線層（RDL）中介層，具有更大的設(shè)計(jì)靈活性，適用于網(wǎng)絡(luò)設(shè)備、通信基站等。

CoWoS-L（Local Silicon Interconnect and RDL Interposer）：結(jié)合局部硅互連和 RDL 中介層，適合復(fù)雜的系統(tǒng)集成，如消費(fèi)類電子產(chǎn)品和中端服務(wù)器。

二、CoWoS 的優(yōu)勢與挑戰(zhàn)

優(yōu)勢：

高度集成：多個(gè)芯片可在同一封裝內(nèi)實(shí)現(xiàn)高度集成，滿足空間效率要求高的行業(yè)需求，如互聯(lián)網(wǎng)、5G 和人工智能。

高速和高可靠性：芯片與晶圓直接相連，提高信號傳輸速度和可靠性，縮短信號傳輸距離，減少傳輸時(shí)延和能量損失，適用于高性能計(jì)算和數(shù)據(jù)密集型應(yīng)用。

高性價(jià)比：簡化封裝步驟，降低制造和封裝成本，提高生產(chǎn)效率，相比傳統(tǒng)封裝技術(shù)具有更高的成本效益。

挑戰(zhàn)：

信號完整性：邏輯晶圓到基板的互連在高數(shù)據(jù)速率下，由于 TSV 的寄生電容和電感，互連的信號傳輸會變差，需優(yōu)化 TSV 設(shè)計(jì)。

電源完整性：CoWoS 封裝通常用于高性能應(yīng)用，數(shù)據(jù)切換率高、工作電壓低，容易受到電源完整性挑戰(zhàn)，如電源噪聲和電壓波動(dòng)。

制造復(fù)雜性：作為 2.5D/3D 集成技術(shù)，制造過程復(fù)雜，涉及多個(gè)芯片的精確對準(zhǔn)和連接，導(dǎo)致芯片成本增加。

集成和良率挑戰(zhàn)：2.5D 和 3D 集成電路測試復(fù)雜，每個(gè)晶圓芯片在安裝到中介層之前需要單獨(dú)測試，安裝后還需再次測試，硅通孔（TSV）也需要測試，大型硅中介層易受制造缺陷影響，導(dǎo)致產(chǎn)量損失。

電氣挑戰(zhàn)：

散熱挑戰(zhàn)：中介層和基板之間的熱膨脹系數(shù)（CTE）不同，易產(chǎn)生散熱問題，導(dǎo)致芯片溫度過高，影響性能和可靠性。使用有機(jī)中介層和底部填充材料可在一定程度上緩解散熱問題。

三、產(chǎn)業(yè)市場現(xiàn)狀

市場規(guī)模增長：

全球市場：2020 年全球半導(dǎo)體先進(jìn)封裝市場規(guī)模為 300 億美元，2023 年上升至 439 億美元，年復(fù)合增長率為 13.5%。預(yù)計(jì) 2024 年將進(jìn)一步上升至 472.5 億美元。

中國市場：2020 年中國半導(dǎo)體先進(jìn)封裝市場規(guī)模為 351.3 億元，預(yù)計(jì) 2025 年將超過 1100 億元，年復(fù)合增長率為 26.5%。

CoWoS 需求上升：

高性能 GPU：CoWoS 主要應(yīng)用于 AI 算力芯片及 HBM 領(lǐng)域。英偉達(dá)是主要需求大廠，在臺積電的 CoWoS 產(chǎn)能中占比超過 50%。受益于英偉達(dá) Blackwell 系列 GPU 量產(chǎn)，臺積電預(yù)計(jì)從 2025 年第四季度開始，將 CoWoS 封裝工藝從 CoWoS-S 轉(zhuǎn)向 CoWoS-L 制程，使 CoWoS-L 成為其 CoWoS 技術(shù)的主要制程。到 2025 年第四季度，CoWoS-L 將占臺積電 CoWoS 總產(chǎn)能的 54.6%，CoWoS-S 占 38.5%，CoWoS-R 占 6.9%。

HBM：隨著 AI 加速器、圖形處理單元及高性能計(jì)算應(yīng)用的蓬勃發(fā)展，HBM 銷量急劇攀升。2029 年全球 HBM 行業(yè)市場規(guī)模預(yù)計(jì)達(dá) 79.5 億美元；2020 - 2023 年中國 HBM 市場規(guī)模自 3 億元上升至 25.3 億元，年復(fù)合增長率為 204%。HBM 需要 CoWoS 等 2.5D 先進(jìn)封裝技術(shù)實(shí)現(xiàn)，其產(chǎn)能受 CoWoS 產(chǎn)能制約，需求激增加劇了 CoWoS 封裝供不應(yīng)求情況。

四、中國大陸主要參與企業(yè)

長電科技：

技術(shù)優(yōu)勢：擁有高集成度的晶圓級 WLP、2.5D/3D、系統(tǒng)級（SiP）封裝技術(shù)和高性能的 Flip Chip 和引線互聯(lián)封裝技術(shù)。

市場表現(xiàn)：2024 年 9 月 28 日完成對晟碟半導(dǎo)體（上海）有限公司 80% 股權(quán)的收購，增強(qiáng)與全球存儲巨頭西部數(shù)據(jù)的合作關(guān)系，受益于存儲芯片需求提升。2024 年 2 季度歸母凈利潤環(huán)比增長 258%，營收創(chuàng)同期歷史新高，實(shí)現(xiàn)收入為人民幣 86.4 億元，同比增長 36.9%，環(huán)比增長 26.3%。

通富微電：

技術(shù)優(yōu)勢：超大尺寸 2D + 封裝技術(shù)及 3 維堆疊封裝技術(shù)均獲得驗(yàn)證通過，大尺寸多芯片 chip last 封裝技術(shù)獲得驗(yàn)證通過，國內(nèi)首家 WB 分腔屏蔽技術(shù)研發(fā)及量產(chǎn)獲得突破。

市場表現(xiàn)：2019 - 2023 年公司營收持續(xù)增長，2023 年實(shí)現(xiàn)營收 222.69 億元，歸母凈利潤為 1.69 億元。

華天科技：

技術(shù)優(yōu)勢：已掌握 SiP、FC、TSV、Bumping、Fan-Out、WLP、3D 等集成電路先進(jìn)封裝技術(shù)，推進(jìn) FOPLP 封裝工藝開發(fā)和 2.5D 工藝驗(yàn)證，具備 3D NAND Flash 32 層超薄芯片堆疊封裝能力。

市場表現(xiàn)：2024 年前三季度實(shí)現(xiàn)營收預(yù)計(jì) 105.31 億元，同比增長 30.52%。2019 - 2023 年研發(fā)投入持續(xù)增長，分別為 4.02、4.62、6.5、7.08、6.94 億元。

五、CoWoS 技術(shù)發(fā)展趨勢

CoWoS-L 成為主流：CoWoS-L 結(jié)合了 CoWoS-S 和 InFO 技術(shù)的優(yōu)點(diǎn)，使用中介層與 LSI 芯片進(jìn)行芯片間互連，并用 RDL 層進(jìn)行功率和信號傳輸，提供最靈活集成。其中介層包括多個(gè)局部硅互連（local silicon interconnect，LSI）芯片和全局重布線（global redistribution layers），形成一個(gè)重組的中介層（reconstituted interposer，RI），以替代 CoWoS-S 中的單片硅中介層。LSI 芯片保留了硅中介層的所有優(yōu)秀特性，包括保留亞微米銅互連、硅通孔（TSV）和嵌入式深溝槽電容器（eDTC），以確保良好的系統(tǒng)性能，同時(shí)避免了單個(gè)大型硅中介層的良率損失問題。在電氣性能方面，CoWoS 平臺引入第一代深溝槽電容器（eDTC）提升電氣性能，配備第一代 eDTC 的 CoWoS 可以將系統(tǒng)電源分配網(wǎng)絡(luò)（PDN）的阻抗降低 93%，壓降比沒有使用 eDTC 的情況低 72%。此外，HBM VDDQ 的同步開關(guān)噪聲（SSN）可以在 3.2 GHz 時(shí)比沒有 eDTC 的情況減少到 38%，信號完整性也可以得到改善。新一代的 eDTC 可以提供 1100 nF/mm2 的電容密度，高電容密度為高速計(jì)算的電源效率提供了巨大的優(yōu)勢。出于良率考慮，單個(gè)硅芯片上 eDTC 的最大面積上限約為 300 平方毫米。通過連接所有 LSI 芯片的電容，CoWoS-L 搭載多個(gè) LSI 芯片，可以顯著增加 RI 上的總 eDTC 電容。