集成電路封裝的發(fā)展歷程

(1)集成電路封裝

集成電路封裝是指將制備合格芯片、元件等裝配到載體上，采用適當(dāng)連接技術(shù)形成電氣連接，安裝外殼，構(gòu)成有效組件的整個過程，封裝主要起著安放、固定、密封、保護(hù)芯片，以及確保電路性能和熱性能等作用。集成電路封裝一般可以分為芯片級封裝（0級封裝）、元器件級封裝（1級封裝）、板卡級封裝（2級封裝）和整機(jī)級封裝 （3級封裝）。

根據(jù)切割與封裝順序劃分：傳統(tǒng)封裝（先從晶圓上分離出單個芯片后再進(jìn)行封裝）；晶圓級封裝（WLP，在晶圓級上進(jìn)行部分或全部封裝工藝，再切割成單件）。

先進(jìn)封裝與傳統(tǒng)封裝的最大區(qū)別在于連接芯片的方式，先進(jìn)封裝可在更小空間內(nèi)實現(xiàn)更高設(shè)備密度，并使功能得到擴(kuò)展。通過硅通孔、橋接器、硅中介層或?qū)Ь€層完成更大規(guī)模串聯(lián)，從而提高信號輸送速度，減少能耗。

先進(jìn)封裝技術(shù)通過采用更緊湊、更高級設(shè)計和制程技術(shù)，可提供更高集成度，更小尺寸，更高性能及更低能耗芯片。通過將多個芯片堆疊，在顯著提高集成度及性能時，降低空間需求。在性能與能耗上，先進(jìn)封裝通過優(yōu)化設(shè)計與制程，可大幅提高信號傳輸速度，降低功耗。在制程技術(shù)上，先進(jìn)封裝采用如微細(xì)化焊球、超低k材料等創(chuàng)新技術(shù)，使得封裝電氣性能及散熱性能有顯著提升。

先進(jìn)封裝異構(gòu)集成將推動半導(dǎo)體創(chuàng)新，提高整體系統(tǒng)性能，同時降低成本，未來3D堆疊間距將會進(jìn)一步下降，Bump I/0間距將會縮小至40-50微米之間，重布層線寬間距將至2/2微米。

(2)先進(jìn)封裝技術(shù)詳解 倒裝是在I/O底板上沉積錫鉛球，將芯片翻轉(zhuǎn)加熱，利用熔融錫鉛球與陶瓷機(jī)板相結(jié)合來替換傳統(tǒng)打線鍵合。倒裝將裸片面朝下，將整個芯片面積與基板直接連接，省掉互聯(lián)引線，具備更好的電氣性能。

UBM是在芯片焊盤與凸點之間的金屬過渡層，主要起黏附和擴(kuò)散阻擋作用，通常由黏附層、擴(kuò)散阻擋層和浸潤層等多層金屬膜組成。Bump是FC與PCB電連接唯一通道，是FC技術(shù)中關(guān)鍵環(huán)節(jié)。

重新布線(RDL)是將原來設(shè)計的IC線路接點位置(I/O pad)，通過晶圓級金屬布線工藝和凸塊工藝改變其接點位置，使IC能適用于不同封裝形式。

重新布線優(yōu)點：可改變線路I/O原有設(shè)計，增加原有設(shè)計附加價值；可加大I/O間距，提供較大凸塊面積，降低基板與元件間應(yīng)力，增加元件可靠性；取代部分IC線路設(shè)計，加速IC開發(fā)時間。

晶圓級封裝是指先在整片晶圓上同時對眾多芯片進(jìn)行封裝、測試，最后切割成單個器件，并直接貼裝到基板或PCB上，生產(chǎn)成本大幅降低。

由于沒有引線、鍵合和塑膠工藝，封裝無需向芯片外擴(kuò)展，使得WLP的封裝尺寸幾乎等于芯片尺寸。

“扇（Fan）”指芯片大小。

扇入型晶圓級封裝（FI-WLP）：芯片大小與封裝大小相同，且封裝用錫球在芯片大小內(nèi)；

扇出型晶圓級封裝（FO-WLP）：封裝尺寸大于芯片尺寸且部分錫球在芯片之外。

FI-WLP具有真正裸片尺寸的顯著特點，通常用于低輸入/輸出（I/O）數(shù)量（一般小于400）和較小裸片尺寸工藝當(dāng)中；

FO WLP初始用于將獨立的裸片重新組裝或重新配置到晶圓工藝中，并以此為基礎(chǔ)，通過批量處理、構(gòu)建和金屬化結(jié)構(gòu)，F(xiàn)an Out的Bump可以長到Die外部，封裝后IC也較Die面積大（1.2倍最大）。

FOWLP封裝技術(shù)主要分為Chip first以及Chip last（RDL first)，而Chip first可再分為Die face 及Die face down。

Chip-first是在生成RDL之前，先將Die附著在一個臨時或者永久材料架構(gòu)上的工藝、而Chip-last則是先生成RDL，再導(dǎo)入 Die。封裝廠商若要做出精良扇出型封裝，只能采用Chip last技術(shù)路線。

目前，TSV主要有三大應(yīng)用領(lǐng)域，分別是三維集成電路(3D IC)封裝、三維圓片級芯片尺寸封裝(3D WLCSP)和2.5D中介轉(zhuǎn)接層 (Interposer) 封裝。

中介層是一種由硅及有機(jī)材料制成硅基板，是先進(jìn)封裝中多芯片模塊傳遞電信號的管道，可以實現(xiàn)芯片間的互連，也可以實現(xiàn)與封裝基板的互連，充當(dāng)多顆裸片和電路板之間的橋梁。硅中介層是一種經(jīng)過驗證的技術(shù)，具有較高的細(xì)間距布線能力和可靠的TSV能力，可以實現(xiàn)高密度I/O需求，在2.5D封裝中扮演著關(guān)鍵角色。

2.5D集成關(guān)鍵在于中介層Interposer：1）中介層是否采用硅轉(zhuǎn)接板；2）中介層是否采用TSV，在硅轉(zhuǎn)接板上穿越中介層（TSV），在玻璃轉(zhuǎn)接板上穿越中介層（TGV）。

TSV生產(chǎn)流程涉及到深孔刻蝕、PVD、CVD、銅填充、微凸點及電鍍、清洗、減薄、鍵合等二十余種設(shè)備，其中深孔刻蝕、氣相沉積、銅填充、CMP去除多余金屬、晶圓減薄、晶圓鍵合等工序涉及的設(shè)備最為關(guān)鍵。

TSV工藝流程：深反應(yīng)離子刻蝕（DRIE）法行成通孔；使用化學(xué)沉積方法沉積制作絕緣層、使用物理氣相沉積方法沉積制作 阻擋層及種子層；選擇一種電鍍方法在盲孔中進(jìn)行銅填充；使用化學(xué)和機(jī)械拋光（CMP）法去除多余銅，完成銅填充后， 則需要對晶圓進(jìn)行減薄，最后是進(jìn)行晶圓鍵合。

硅通孔是一種通過在硅片上鉆孔來容納電極芯片堆疊技術(shù)。相比采用傳統(tǒng)引線方法實現(xiàn)芯片與芯片（Chip-to-Chip）互連或芯片與基板（Chip-to-Substrate）互連，硅通孔通過在芯片上鉆孔并填充金屬等導(dǎo)電材料來實現(xiàn)芯片垂直互連。

硅通孔封裝主要優(yōu)勢在于性能優(yōu)越且封裝尺寸較小。使用引線鍵合芯片堆疊封裝利用引線連接至各個堆疊芯片側(cè)面，隨著堆疊芯片以及連接引腳（Pin）數(shù)量增加，引線變得更加復(fù)雜，且需更多空間來容納引線。相比之下，硅通孔芯片堆疊則不 需要復(fù)雜布線，因而封裝尺寸更小。

HBM是一種封裝存儲器，可通過同一封裝內(nèi)的硅中介層與SoC集成在一起。通過這種方法，便可以克服傳統(tǒng)片外封裝存在的數(shù)據(jù)I/O封裝引腳限制的最大數(shù)量。DRAM通過堆疊的方式，疊在一起，Die之間用TVS方式連接；DRAM下面是DRAM邏輯控制單元，對DRAM進(jìn)行控制；GPU和DRAM通過uBump和Interposer (起互聯(lián)功能的硅片)連通Interposer再通過Bump和 Substrate(封裝基板)連通到BALL；最后BGA BALL 連接到PCB上。

2.5D封裝：將處理器、記憶體或是其他芯片，并列排在硅中介板上，經(jīng)由微凸塊連結(jié)，讓硅中介板之內(nèi)金屬線可連接不同芯片電子訊號；再透過硅穿孔（TSV）來連結(jié)下方金屬凸塊，再經(jīng)由導(dǎo)線載板連結(jié)外部金屬球，實現(xiàn)芯片、芯片與封裝基板之間互連。

3D集成和2.5D集成的主要區(qū)別在于：2.5D封裝是在中介層Interposer上進(jìn)行布線和打孔，而3D封裝是直接在芯片上打孔和布線，連接上下層芯片。

CoWoS實質(zhì)為2.5D封裝，依據(jù)中介層采用不同技術(shù)劃分為CoWoS-S、CoWoS-L及CoWoS-R三大技術(shù)。CoWoS-S采用硅中介層，為高性能計算應(yīng)用提供最佳性能及最高晶體管密度；CoWoS-R類似InFO技術(shù)，利用RDL中介層進(jìn)行互連，更強(qiáng)調(diào)小芯片間互連；CoWoS-L結(jié)合CoWoS-S及InFO技術(shù)優(yōu)點，使用夾層與LSI（局部硅互連）芯片進(jìn)行互連，使用RDL層進(jìn)行電源與信號傳輸，提供最靈活集成。

混合鍵合是通過分子間作用力(范德華力) 實現(xiàn)，使用化學(xué)機(jī)械拋光對大馬士革布線層進(jìn)行表面處理，CMP過程還可以減少Cu線路腐蝕和Cu凹陷。當(dāng)Cu和Si的光滑界面相互接觸時形成范德華力。為增強(qiáng)表面結(jié)合力，通常需要增加等離子體活化工序，然后再通過高精度倒裝熱壓工序，實現(xiàn)多界面之間混合鍵合。

HybridBonding技術(shù)最早實際應(yīng)用于SONY公司高端 CMOSImage Sensor產(chǎn)品。通過把圖像傳感器晶圓、 數(shù)據(jù)存儲及處理芯片的晶圓直接鍵合，實現(xiàn)大規(guī)模圖像數(shù)據(jù)高效并行傳輸，后來該技術(shù)被廣泛應(yīng)用于 邏輯芯片及存儲芯3D互連。由于需要解決不同裸片尺寸芯片間直接鍵合，混合鍵合應(yīng)用從Wafer toWafer（W2W）基礎(chǔ)上發(fā)展出Die to Wafer（D2W）， 即將切割好裸片一個個貼到另一個完整晶圓上，和晶圓上的裸片實現(xiàn)鍵合。

Co-D2W：將切割好Die用臨時鍵合方式粘到Carrier 晶圓上，隨后整片和另一片產(chǎn)品晶圓整片鍵合再解鍵。該技術(shù)類似于W2W，相對成熟，但一次D2W疊加一次W2W方式容易累計誤差，Carrier晶圓處理成本高，且對Die厚度變化范圍有較高要求。

DP-D2W：將切好Die一顆顆放置于另一片產(chǎn)品晶圓對應(yīng)位置。該路線位置精度將會提高且對Die厚度變化容忍度高，但有顆?？刂频葐栴}。

EMIB是將帶有多層導(dǎo)電金屬（back end of line，BEOL）互連的超薄硅片埋入有機(jī)封裝基板的最上層，通過焊球與倒裝芯片的連接，以實現(xiàn)兩個或多個芯片之間的局部高密度互連。與傳統(tǒng)封裝中在基板表面貼裝芯片或元件不同，板級埋入式封裝直接將芯片或元件嵌熱性能及更高的集成度。