8421bcd碼轉(zhuǎn)換二進(jìn)制

8421BCD碼

算機(jī)內(nèi)毫無(wú)例外地都使用二進(jìn)制數(shù)進(jìn)行運(yùn)算，但通常采用8進(jìn)制和十六進(jìn)制的形式讀寫。對(duì)于計(jì)算機(jī)技術(shù)專業(yè)人員，要理解這些數(shù)的含義是沒(méi)問(wèn)題，但對(duì)非專業(yè)人員卻不那么容易的。由于日常生活中，人們最熟悉的數(shù)制是十進(jìn)制，因此專門規(guī)定了一種二進(jìn)制的十進(jìn)制碼，稱為BCD碼，它是一種以二進(jìn)制表示的十進(jìn)制數(shù)碼。

二進(jìn)制

二進(jìn)制是計(jì)算技術(shù)中廣泛采用的一種數(shù)制。二進(jìn)制數(shù)據(jù)是用0和1兩個(gè)數(shù)碼來(lái)表示的數(shù)。它的基數(shù)為2，進(jìn)位規(guī)則是“逢二進(jìn)一”，借位規(guī)則是“借一當(dāng)二”，由18世紀(jì)德國(guó)數(shù)理哲學(xué)大師萊布尼茲發(fā)現(xiàn)。當(dāng)前的計(jì)算機(jī)系統(tǒng)使用的基本上是二進(jìn)制系統(tǒng)，數(shù)據(jù)在計(jì)算機(jī)中主要是以補(bǔ)碼的形式存儲(chǔ)的。計(jì)算機(jī)中的二進(jìn)制則是一個(gè)非常微小的開關(guān)，用“開”來(lái)表示1，“關(guān)”來(lái)表示0。

20世紀(jì)被稱作第三次科技革命的重要標(biāo)志之一的計(jì)算機(jī)的發(fā)明與應(yīng)用，因?yàn)閿?shù)字計(jì)算機(jī)只能識(shí)別和處理由‘0’?！?’符號(hào)串組成的代碼。其運(yùn)算模式正是二進(jìn)制。19世紀(jì)愛爾蘭邏輯學(xué)家喬治布爾對(duì)邏輯命題的思考過(guò)程轉(zhuǎn)化為對(duì)符號(hào)“0‘’?！?‘’的某種代數(shù)演算，二進(jìn)制是逢2進(jìn)位的進(jìn)位制。0、1是基本算符。因?yàn)樗皇褂?、1兩個(gè)數(shù)字符號(hào)，非常簡(jiǎn)單方便，易于用電子方式實(shí)現(xiàn)。

8421bcd碼轉(zhuǎn)換二進(jìn)制

用MSI器件設(shè)計(jì)。 設(shè)兩位8421BCD碼為D7D6D5D4D3D2D1D0轉(zhuǎn)換后的B碼為B685B4B3B2B1B0則

上式中加橫線部分都可以用一個(gè)MSI加法器實(shí)現(xiàn)S為加法器的輸出S的下標(biāo)代表模塊序號(hào)和輸出高低位號(hào)。

邏輯圖如圖5．2．1所示。

［解法2］

VHDL設(shè)計(jì)。

根據(jù)上述解題方法在VHDL程序的結(jié)構(gòu)體設(shè)計(jì)中可采用結(jié)構(gòu)描述的方法其VHDL主程序如下：

LIBRARY ieee；

USE ieee．Std_logic_1164．ALL; USE work．components．ALL；

ENTITY xiti50 1 IS PORT（d：IN Std_logic_vector（7 downto 0）；

b：OUT Std_logic_vector（6 downto 0））；

END xiti501；

ARCHITECTURE xiti501_ar OF xitiS01 IS SIGNAL m：Std_logic_vector（3 downto 0）；

SIGNAL n1n2：Std_logic；

COMPONENT v74x283 PORT（ab：IN std_logic_vector（3 downto 0）；

ci：IN std_logic；

s：out std_logic_vector（3 downto 0）；

co：OUT std_logic）；

END COMPONENT；

BEGIN u1：v74x283 PORT MAP（‘0’＆d（3 downto 1）d（7 downto 4）‘0’mn1）；

u2：v74x283 PORT MAP（“00”＆m（3 downto 2）d（7 downto 4）‘0’b（6 downto 3）n2）；

b（0）《=d（0）；

b（2 downto 1）《=m（1 downto 0）；

END xiti501_ar；

［解法1］

用MSI器件設(shè)計(jì)。

設(shè)兩位8421BCD碼為D7D6D5D4D3D2D1D0，轉(zhuǎn)換后的B碼為B685B4B3B2B1B0，則上式中加橫線部分都可以用一個(gè)MSI加法器實(shí)現(xiàn)，S為加法器的輸出，S的下標(biāo)代表模塊序號(hào)和輸出高低位號(hào)。邏輯圖如圖5．2．1所示。［解法2］VHDL設(shè)計(jì)。根據(jù)上述解題方法，在VHDL程序的結(jié)構(gòu)體設(shè)計(jì)中，可采用結(jié)構(gòu)描述的方法，其VHDL主程序如下：

LIBRARYieee；

USEieee．Std_logic_1164．ALL;

USEwork．components．ALL；

ENTITYxiti501ISPORT（d：INStd_logic_vector（7downto0）；

b：OUTStd_logic_vector（6downto0））；

ENDxiti501；

ARCHITECTURExiti501_arOFxitiS01ISSIGNALm：Std_logic_vector（3downto0）；

SIGNALn1，n2：Std_logic；

COMPONENTv74x283PORT（a，b：INstd_logic_vector（3downto0）；

ci：INstd_logic；

s：outstd_logic_vector（3downto0）；

co：OUTstd_logic）；

ENDCOMPONENT；

BEGINu1：v74x283PORTMAP（‘0’＆d（3downto1），d（7downto4），‘0’，m，n1）；

u2：v74x283PORTMAP（“00”＆m（3downto2），d（7downto4），‘0’，b（6downto3），n2）；

b（0）《=d（0）；b（2downto1）《=m（1downto0）；

ENDxiti501_ar；