TSV三維堆疊芯片的可靠性問(wèn)題

TSV 三維封裝技術(shù)特點(diǎn)鮮明、性能好、前景廣闊， 是未來(lái)發(fā)展方向，但是 TSV 堆疊芯片這種結(jié)構(gòu)和工 藝復(fù)雜性的提高，為三維封裝的可靠性控制帶來(lái)了 挑戰(zhàn)。主要體現(xiàn)在以下 4 個(gè)方面 ：（1） TSV 孔質(zhì)量和 信賴性保證難度大 ；（2） 多層芯片堆疊結(jié)構(gòu)的機(jī)械穩(wěn) 定性控制難度大 ；（3） 芯片間熱管理和散熱解決方案 復(fù)雜 ；（4） 芯片測(cè)試和故障隔離、定位困難。

2.1 TSV 孔的質(zhì)量和可靠性問(wèn)題

作為三維集成電路中的垂直互連通道，TSV 孔 的質(zhì)量和可靠性對(duì)系統(tǒng)性能至關(guān)重要。隨著集成度 的不斷提升，TSV 孔的關(guān)鍵尺寸正在向著超高縱橫 比 （ 深寬比大于 20:1） 和微米級(jí)甚至亞微米級(jí)孔徑 （ 小 于 10μm） 發(fā)展。這給 TSV 孔的制造工藝帶來(lái)了巨 大挑戰(zhàn)。當(dāng)前 TSV 孔存在的主要質(zhì)量與可靠性問(wèn)題 集中在以下 4 個(gè)方面。

（1）TSV 孔的形狀和側(cè)壁角度難以精確控制 ；

（2） 絕緣層與阻擋層的保形性與界面粘附力難以保證 ；

（3）TSV 孔內(nèi)部難以實(shí)現(xiàn)無(wú)空洞的充填 ；

（4）TSV 周邊多余的填充材料難以清除。

TSV 孔存在的上述工藝缺陷會(huì)導(dǎo)致其在后續(xù)操 作和使用中出現(xiàn)兩大類可靠性問(wèn)題 ：

（1）TSV 的絕緣層不連續(xù)或有缺陷，會(huì)使 TSV導(dǎo)體與芯片的體硅之間發(fā)生漏電，或者 TSV 和地之間的短路可能會(huì)導(dǎo)致功能異常。

（2）TSV 通孔中或連接通孔導(dǎo)電材料存在空洞， 空洞可以隨著時(shí)間推移而增長(zhǎng)，從而導(dǎo)致開路。

這兩類故障機(jī)制削弱了 TSV 的導(dǎo)電可靠性 ， 是 影響三維集成電路可靠性的主要因素，也是當(dāng)前研 究的重點(diǎn)難題。

2.2 三維堆疊過(guò)程中的質(zhì)量問(wèn)題

TSV 堆疊芯片在進(jìn)行三維封裝制造過(guò)程中，一 般包括多個(gè)物理平面間互連堆疊起來(lái)工藝，這一堆 疊的過(guò)程可以由晶圓—晶圓 （Wafer to Wafer，W2W）、 芯片—晶圓 （Die to Wafer，D2W） 或芯片—芯片 （Die to Die，D2D） 等方式實(shí)現(xiàn)，制造過(guò)程比傳統(tǒng) 2D 封裝 的集成電路復(fù)雜，也更容易產(chǎn)生缺陷和失效。當(dāng)前 的質(zhì)量問(wèn)題主要有以下 5 個(gè)方面。

（1） 電應(yīng)力問(wèn)題 ：TSV 實(shí)質(zhì)是穿過(guò)硅襯底的金屬 線 （ 一般采用 Cu），其周圍需要采用隔離介質(zhì) （ 一般 采用 SiO2） 防止 Cu 離子向硅芯片擴(kuò)散。但這就形成 了金屬—氧化物—半導(dǎo)體 （MOS） 結(jié)構(gòu)。這個(gè) MOS 結(jié)構(gòu)電容會(huì)導(dǎo)致 ：TSV 信號(hào)通過(guò)耦合的形式干擾周圍器件，產(chǎn)生信號(hào)失真 ；MOS 電容通道中的漏電流 增加，提高了芯片的靜態(tài)功耗。

（2） 熱應(yīng)力問(wèn)題 ：在 TSV 制作過(guò)程中，首先需 要在硅晶圓上刻蝕窄而深的孔，然后填充上隔離材 料，最后電鍍 Cu。TSV 和硅片經(jīng)多次熱循環(huán)，最 后的退火和冷卻過(guò)程會(huì)給整個(gè)結(jié)構(gòu)帶來(lái)巨大的溫差 （250 ℃ ）。由于金屬材料尤其是銅 （Cu） 和硅片熱膨 脹系數(shù) （CTE） 的不匹配，會(huì)在 TSV 周圍的硅襯底內(nèi) 引入很大的熱應(yīng)力，從而影響熱載流子遷移率、器 件性能以及長(zhǎng)期可靠性。

（3） 機(jī)械應(yīng)力問(wèn)題 ：TSV 是使芯片疊層連接到其 他疊層和單元。所有這些界面可能來(lái)自不同的芯片， 在鍵合過(guò)程中，機(jī)械應(yīng)力的存在使芯片間界面開裂 或 TSV 垂直互連處鍵合材料的失效，封裝結(jié)構(gòu)的機(jī) 械穩(wěn)定性降低，從而導(dǎo)致 TSV 堆疊芯片的短路或開 路失效。

（4） 熱管理問(wèn)題 ：TSV 三維集成電路通過(guò)垂直堆 疊，極大地提高了單位面積的芯片密度，這導(dǎo)致相 比二維集成電路，三維集成電路中的熱密度急劇增 加。疊加使用的垂直鍵合材料本身熱導(dǎo)率低 ， 難以進(jìn) 行有效的熱傳遞，尤其是距離散熱器最遠(yuǎn)的頂層芯 片存在嚴(yán)重的熱累積問(wèn)題，熱密度過(guò)高會(huì)導(dǎo)致芯片 性能衰減、加速老化以及潛在的永久失效。

（5） 電性能測(cè)試問(wèn)題 ：在 TSV 三維堆疊封裝結(jié) 構(gòu)中 ， 多個(gè)芯片被垂直堆疊和互連，這使得確保每個(gè) 芯片的電性能符合規(guī)范，以及測(cè)試最終堆疊后芯片 的整體電性能變得非常具有挑戰(zhàn)。主要的測(cè)試難點(diǎn) 包括 ：堆疊前各個(gè)裸片的測(cè)試重復(fù)性與可靠性較差 ；堆疊芯片后信號(hào)無(wú)法直接進(jìn)行探針測(cè)試 ；故障的定 位與隔離難度大。

目前國(guó)際上有 JEDEC 于 2009 年發(fā)布的 JEP 158— 2009 “3D chip stack with through-silicon vias（TSVS） ：Identitying，evaluating and understanding reliability interactions ”（《硅通孔 3D 堆疊芯片 可靠性的相互 作用的識(shí)別、評(píng)估和理解》），專門針對(duì) TSV 三維封 裝的可靠性評(píng)估與保障。

該標(biāo)準(zhǔn)提出根據(jù) TSV 三維堆疊芯片產(chǎn)品、工藝 的實(shí)際情況，由 TSV 三維堆疊芯片生產(chǎn)商編制試驗(yàn) 方案，確定采用的試驗(yàn)方法、試驗(yàn)條件、抽樣數(shù)、 失效判據(jù)以及需關(guān)注的特定失效模式。

對(duì) TSV 三維封裝進(jìn)行可靠性驗(yàn)證試驗(yàn)時(shí)，可以 采用專門設(shè)計(jì)的試驗(yàn)結(jié)構(gòu)或直接使用產(chǎn)品級(jí) TSV 堆 疊芯片。與產(chǎn)品級(jí)芯片相比，精心設(shè)計(jì)的試驗(yàn)結(jié)構(gòu) 在進(jìn)行失效檢測(cè)和分析時(shí)具有明顯的優(yōu)勢(shì) ：試驗(yàn)結(jié) 構(gòu)通過(guò)精確控制敏感區(qū)域，可以有效放大某一失效 機(jī)制的特征 ；試驗(yàn)結(jié)構(gòu)針對(duì)特定缺陷設(shè)計(jì)相應(yīng)的傳 感與監(jiān)測(cè)機(jī)制，可以實(shí)現(xiàn)目標(biāo)的實(shí)時(shí)檢測(cè) ；試驗(yàn)失 敗后，可以通過(guò)預(yù)埋的分析單元讓失效部位得以快 速準(zhǔn)確地定位和分類。

相比之下，在產(chǎn)品級(jí)芯片的電參數(shù)測(cè)試中檢測(cè) 出異常情況，要準(zhǔn)確定位與識(shí)別 TSV 相關(guān)的故障機(jī) 制幾乎是不可能的。因此，合理設(shè)計(jì)的 TSV 專用試 驗(yàn)結(jié)構(gòu)，將大大提高工藝流程中缺陷檢測(cè)效率與質(zhì) 量提升速度，是開發(fā)與驗(yàn)證 TSV 制程的重要手段。

根據(jù) TSV 堆疊芯片工藝中失效模式，JEP 158— 2009 給出了可靠性應(yīng)力以及推薦的檢測(cè)方法，見下表。

為了有針對(duì)性地檢測(cè) TSV 三維封裝的故障模 式 ， 可以設(shè)計(jì)特定的試驗(yàn)結(jié)構(gòu) （ 見表 1） 進(jìn)行可靠性驗(yàn)證試驗(yàn)。這些試驗(yàn)結(jié)構(gòu)通過(guò)精心布局，可以放大 某一故障機(jī)制的特征。例如，鏈狀或蛇形的 TSV 結(jié) 構(gòu)，可以用于檢測(cè)“體硅漏電”“金屬界面分層”等 電遷移故障。對(duì)專門設(shè)計(jì)的試驗(yàn)結(jié)構(gòu)進(jìn)行吸潮預(yù)處 理、溫度快速變化、溫度濕度偏置 / 強(qiáng)加速穩(wěn)態(tài)濕熱 （HAST）、高溫貯存等試驗(yàn)，完成后再進(jìn)行開短路測(cè)試、 超聲掃描、光學(xué)檢查，檢查導(dǎo)電性能的損傷，結(jié)構(gòu) 內(nèi)部的空洞缺陷以及界面的分層或裂紋。通過(guò)電學(xué) 測(cè)試與物理分析的結(jié)合，可以明確對(duì)應(yīng)特定可靠性 試驗(yàn)后，TSV 結(jié)構(gòu)中的缺陷類型、位置、失效機(jī)制等， 從而對(duì)工藝過(guò)程進(jìn)行優(yōu)化。

通過(guò)這種針對(duì)性的可靠性驗(yàn)證方案，讓企業(yè)充 分考量并驗(yàn)證 TSV 三維封裝產(chǎn)品中的潛在故障機(jī)制、 故障模式，是保證產(chǎn)品質(zhì)量的有效手段。JEP 158— 2009 標(biāo)準(zhǔn)的制定可以幫助制造商和用戶更好地了解 TSV 技術(shù)的可靠性和相互作用，改善 TSV 技術(shù)的可 靠性和穩(wěn)定性，推動(dòng)了三維封裝技術(shù)的工業(yè)化進(jìn)程 與風(fēng)險(xiǎn)控制，該標(biāo)準(zhǔn)對(duì)于 TSV 三維堆疊芯片的制造 和應(yīng)用具有重要的指導(dǎo)意義。

但是 JEP 158—2009 也有局限性，如 ：沒有給出 明確的可靠性試驗(yàn)類型選取參考 ；缺乏針對(duì)不同故 障機(jī)制的標(biāo)準(zhǔn)化試驗(yàn)條件推薦 ；未規(guī)定明確的判定 試驗(yàn)結(jié)構(gòu)失效的量化標(biāo)準(zhǔn)。

這些內(nèi)容的缺失會(huì)導(dǎo)致不同 TSV 堆疊芯片生產(chǎn) 企業(yè)，在確立可靠性驗(yàn)證方案時(shí)存在明顯差異 ：采用 的試驗(yàn)類型及嚴(yán)苛條件可能不同 ；判定試驗(yàn)結(jié)構(gòu)失 效的界限不一致。因此，這將導(dǎo)致不同廠商的 TSV 產(chǎn)品可靠性水平與工藝成熟度難以在行業(yè)內(nèi)實(shí)現(xiàn) 統(tǒng)一。