臺(tái)積電CoWoS封裝A1技術(shù)介紹

封裝的未來(lái)變得模糊 – 扇出、ABF、有機(jī)中介層、嵌入式橋接 – 先進(jìn)封裝第 4 部分

2.1D、2.3D 和 2.5D 先進(jìn)封裝的模糊界限。在 IMAPS 2022 上，展示了該領(lǐng)域的許多進(jìn)步，先進(jìn)封裝行業(yè)的未來(lái)非?；钴S。簡(jiǎn)要回顧一下，目前有四大類先進(jìn)封裝。

3D = 有源硅堆疊在有源硅上——最著名的形式是利用臺(tái)積電的 SoIC CoW 的 AMD 3D V-Cache和利用臺(tái)積電的 SoIC WoW 的 Graphcore IPU BOW。

2.5D = 有源硅堆疊在無(wú)源硅上——最著名的形式是使用臺(tái)積電 CoWoS-S 的帶有 HBM 內(nèi)存的 Nvidia AI GPU和使用英特爾 Foveros 的英特爾 Meteor Lake CPU。

扇出 RDL（環(huán)氧模塑料層壓板）——最著名的形式是臺(tái)積電的 InFO，用于蘋(píng)果的 A 系列、S 系列和 M 系列芯片、ASE FoCoS 和 Amkor WLFO。面板層正在由多家公司開(kāi)發(fā)。

積層 ABF 基板（銅芯覆有味之素積層膜層和 RDL 層）– 最著名的形式是英特爾和 AMD PC 和數(shù)據(jù)中心芯片。

在大多數(shù)先進(jìn)封裝中，仍使用積層 ABF 基板。這些基板被稱為混合基板。

先進(jìn)封裝的另一個(gè)模糊之處是工程師經(jīng)常使用“有機(jī)基板”這個(gè)詞。ABF 和核心扇出都含有有機(jī)環(huán)氧化學(xué)物質(zhì)。

2.5D 到 3D 的分類看似簡(jiǎn)單，但封裝種類的排列組合卻非常多，模糊了 2.3D 和 2.1D 之間的界限。此外，隨著 2.3D 和 2.1D 封裝功能的發(fā)展，2.5D 的市場(chǎng)份額將逐漸下降。

英特爾的 EMIB 是在 ABF 基板的腔體內(nèi)放置硅橋。其主要目的是避免使用昂貴的硅中介層，并使封裝超出光罩極限。EMIB 在技術(shù)上不是 2.5D 封裝，但它確實(shí)帶來(lái)了許多所謂的好處。與純 2.5D 硅中介層或高密度扇出相比，它在成本和性能方面如何？未來(lái)幾代產(chǎn)品尚無(wú)定論，但第一代產(chǎn)品并不占優(yōu)勢(shì)。

AMD 的 MI250X GPU（如上注釋）和 Apple 的 M1 Ultra 是同一產(chǎn)品中多種封裝類型的示例。GPU 芯片和每個(gè) HBM 之間沒(méi)有使用硅中介層連接，而是有硅橋。帶有嵌入式橋的扇出類似于英特爾的 EMIB，但制造流程完全不同，扇出 RDL 與累積基板。

對(duì)于 MI250X，兩個(gè)獨(dú)立的扇出 RDL 組件與硅橋和 GPU/HBM 封裝在大型 ABF 基板的頂部。

雖然由于盡量減少使用昂貴的硅中介層，理論上這種方法的成本較低，但與傳統(tǒng)的 2.5D 硅中介層相比，產(chǎn)量損失的可能性更高。

扇出 RDL 并非單一工藝。它可采用多種不同類型的材料構(gòu)建。此外，它可以是 RDL 優(yōu)先或 Chip 優(yōu)先流程。

無(wú)論扇出 RDL 采用先 RDL 還是先 Chip 工藝流程，在放置芯片之前都無(wú)法測(cè)試完成的混合基板。如果采用扇出到基板的粘合工藝，可能會(huì)丟失好的芯片。盡管扇出 RDL 理論上成本較低，尤其是面板級(jí)扇出，但產(chǎn)量損失是繼續(xù)使用硅中介層的主要原因。由于扇出 RDL 材料、累積基板和硅之間的熱膨脹系數(shù) (CTE) 不匹配，這些產(chǎn)量問(wèn)題可能會(huì)延伸到基板翹曲。

三星、新光、欣興、矽品和臺(tái)積電一直在研究封裝工藝，首先制造扇出型 RDL；然后將扇出型 RDL 粘合在積層 ABF 基板上。然后對(duì)粘合的混合基板進(jìn)行測(cè)試，最后將芯片粘合到其上。這稱為扇出型（RDL-First 或 Chip-Last），最后芯片粘合。每家公司都有自己的調(diào)整，有些公司使用有機(jī)或無(wú)機(jī)材料。擁有已知的用于先進(jìn)封裝的優(yōu)質(zhì)基板可提高組裝產(chǎn)量和物流，這是巨大的優(yōu)勢(shì)。

數(shù)據(jù)中心和 PC 行業(yè)傳統(tǒng)上采用將已知良好基板與已知良好芯片相匹配的供應(yīng)鏈。如果可以經(jīng)濟(jì)高效地完成，則先進(jìn)行 RDL/最后進(jìn)行芯片接合是首選的封裝方法。

與扇出型（最后芯片或 RDL 優(yōu)先）工藝相比，扇出型（先芯片）工藝的 IC 集成更簡(jiǎn)單，成本更低。問(wèn)題是，先芯片意味著封裝良率會(huì)降低更多已知良好的芯片。隨著行業(yè)轉(zhuǎn)向更昂貴的工藝技術(shù)，這種封裝良率損失繼續(xù)成為封裝工藝成本增長(zhǎng)的主要因素。此外，扇出型（最后芯片）集成還有其他優(yōu)勢(shì)，例如芯片尺寸更大、封裝尺寸更大、芯片移位問(wèn)題更少，以及 RDL 的金屬 L/S 更精細(xì)。L/S 是線距，指的是金屬互連的寬度和它們之間的空間。

此外，非扇出技術(shù)也在不斷改進(jìn)。思科已經(jīng)展示了與無(wú)芯有機(jī)基板相關(guān)的研究。制造這種有機(jī)中介層的主要制造步驟與積層封裝基板相同，只是沒(méi)有銅芯。與帶芯的標(biāo)準(zhǔn)積層 ABF 基板相比，思科展示了 10 個(gè)布線層，其 L/S 密度更高。

如今，積層 ABF 基板的 L/S 密度高達(dá) 10 微米；思科的研究表明，有機(jī)基板的 L/S 可降至 6 微米。核心扇出市場(chǎng)的 L/S 在 15 微米范圍內(nèi)。一些先進(jìn)的扇出，例如AMD 的 RDNA 3 GPU和聯(lián)發(fā)科網(wǎng)絡(luò)處理器，可降至 2 微米 L/S。EMIB 在第一代中達(dá)到 5 微米 L/S，據(jù)傳未來(lái)幾代將達(dá)到 2 微米 L/S。

隨著 ABF 基板的改進(jìn)，核心扇出和 HD 扇出市場(chǎng)在移動(dòng)應(yīng)用之外逐漸受到蠶食。關(guān)于介電材料，光成像介電材料 (PID) 目前能夠達(dá)到更細(xì)的間距。盡管如此，ABF 在表面變化方面仍具有許多優(yōu)勢(shì)，正如 Unimicron 所展示的那樣。

Unimicorn 希望堅(jiān)持使用改進(jìn)的 ABF，因?yàn)檫@是他們的核心競(jìng)爭(zhēng)力。細(xì)間距無(wú)芯 ABF 堅(jiān)持其現(xiàn)有的業(yè)務(wù)模式，即提供已知良好的（混合）基板。它們可以實(shí)現(xiàn) 3 微米 L/S，表面變化更好，從而可以擴(kuò)展到更高的層數(shù)。他們的無(wú)芯 ABF 基板可能與當(dāng)前先進(jìn)的扇出工藝非常有競(jìng)爭(zhēng)力。它是在面板上完成的，因此與晶圓級(jí)相比具有競(jìng)爭(zhēng)力，并且接近未來(lái)的面板扇出工藝。雖然它僅限于 3 個(gè) RDL 層，但擴(kuò)展到更多層的路徑比扇出 RDL 更容易。

無(wú)芯 ABF 基板較厚，這對(duì)于移動(dòng)應(yīng)用來(lái)說(shuō)可能是一個(gè)問(wèn)題，但對(duì)于高性能應(yīng)用來(lái)說(shuō)，可靠性和性能應(yīng)該更好。

在追求 L/S 時(shí)，Amkor SLIM 和 ASE SPIL NTI 可以實(shí)現(xiàn) 0.4 微米和 0.5 微米。兩者都僅限于第一層上的這些精細(xì)間距。

ASE SPIL 表示，其扇出型 RDL 的性能優(yōu)于 2.5D 高級(jí)封裝，可用于將 HBM芯片連接到 SOC。ASE SPIL 聲稱其眼高更佳，損耗減少更少，從而允許更高的信號(hào)速率和更低的噪聲通過(guò)封裝。

雖然積層 ABF 基板仍將是先進(jìn)封裝市場(chǎng)的基礎(chǔ)，但隨著向無(wú)芯基板的過(guò)渡，它們的性能和密度正在提高。此外，這些基于 ABF 的基板可以達(dá)到更高的層數(shù)，正如思科所展示的那樣，這要?dú)w功于 Unimicron 所展示的卓越表面變化特性。在許多用例中，ABF 基板正在趕上并超越扇出型 RDL。

隨著 RDL 扇出工藝逐漸進(jìn)入之前僅由 2.5D 中介層占據(jù)的應(yīng)用領(lǐng)域，成本和產(chǎn)量也是至關(guān)重要的因素。采用硅橋的扇出工藝開(kāi)始逐漸普及，但無(wú)需使用硅橋即可將 ASIC 與 HBM 集成的新工藝也即將投入生產(chǎn)。扇出工藝和 ABF 基板方面的這些進(jìn)步正在迅速模糊先進(jìn)封裝之間的界限。

在評(píng)估 2.1D 至 2.5D 領(lǐng)域的先進(jìn) IC 封裝時(shí)，需要考慮多個(gè)變量。焊盤間距、L/S 和層數(shù)是重要因素，但可靠性、翹曲問(wèn)題、封裝成本、產(chǎn)量和封裝尺寸也在考慮范圍內(nèi)。未來(lái)，在標(biāo)準(zhǔn)積層 ABF 基板頂部封裝無(wú)芯 ABF 基板的混合基板可能是某些用例的最佳選擇。在其他情況下，在標(biāo)準(zhǔn)積層 ABF 基板頂部封裝芯片優(yōu)先扇出 RDL 可能是另一種用例的最佳選擇。隨著芯片數(shù)量和類型的異構(gòu)集成多樣性，封裝所涉及的權(quán)衡變得越來(lái)越難以評(píng)估。

混合鍵合工藝流程 – 先進(jìn)封裝第五部分

BESI、EV Group、AMAT、TEL、ASMPT、SET、芝浦、SUSS Microtec

混合鍵合將成為自 EUV 以來(lái)半導(dǎo)體制造領(lǐng)域最具變革性的創(chuàng)新。事實(shí)上，它對(duì)設(shè)計(jì)流程的影響甚至比 EUV 本身更大，從封裝架構(gòu)到單元設(shè)計(jì)和布局。IP 生態(tài)系統(tǒng)將發(fā)生巨大變化，制造流程也將如此。2D 晶體管縮小的時(shí)代將繼續(xù)，但速度會(huì)有所放緩，而混合鍵合將帶來(lái)一個(gè)新時(shí)代，芯片設(shè)計(jì)師將以 3D 思維思考。

隨著這首充滿炒作的歌謠的結(jié)束，我們應(yīng)該注意到，將混合鍵合大規(guī)模推向市場(chǎng)面臨著許多重大的工程和技術(shù)挑戰(zhàn)，因?yàn)槟壳八幌抻谏贁?shù) AMD 芯片、CMOS 圖像傳感器和一些供應(yīng)商的3D NAND。這種轉(zhuǎn)變將重塑供應(yīng)變化和設(shè)計(jì)流程。

我們將從基礎(chǔ)開(kāi)始講解混合鍵合的高級(jí)方面，包括工藝流程、工具、設(shè)計(jì)用例、挑戰(zhàn)、晶圓芯片與晶圓芯片的成本。我們還將介紹我們專有的采用模型，該模型涵蓋了各個(gè)市場(chǎng)（移動(dòng)設(shè)備、客戶端 PC、數(shù)據(jù)中心 CPU、AI 加速器、HBM 等）的使用情況、工具要求和數(shù)量，以及到 2020 年末的公司級(jí)采用情況。

在封裝史上，上一次重大的范式轉(zhuǎn)變是從引線接合到倒裝芯片。從那時(shí)起，更先進(jìn)的封裝形式（如晶圓級(jí)扇出和 TCB）一直是同一核心原理的漸進(jìn)式改進(jìn)。這些封裝方法都使用某種帶焊料的凸塊作為硅片與封裝或電路板之間的互連。這些技術(shù)可以一直縮小到約 20 微米間距。

到目前為止，我們?cè)诙嗖糠窒冗M(jìn)封裝系列中討論的主要封裝類型和工藝流程都是 220 微米到 100 微米規(guī)模，并且主要使用焊料作為各種芯片銅互連之間的介質(zhì)。要進(jìn)一步擴(kuò)大規(guī)模，需要進(jìn)行另一種范式轉(zhuǎn)變：采用混合鍵合的無(wú)凸塊互連。混合鍵合的規(guī)模超過(guò) 10 微米互連間距，并計(jì)劃向 100 納米級(jí)別發(fā)展，并且不使用任何具有更高電阻的中間體，例如焊料。

相反，不同芯片或晶圓之間的互連直接通過(guò)銅通孔連接。直接銅連接意味著在向各個(gè)芯片發(fā)送數(shù)據(jù)時(shí)電阻會(huì)大大降低，因此功耗也會(huì)降低。再加上連接數(shù)量的數(shù)量級(jí)增加，設(shè)計(jì)需要徹底重新思考。

回顧第 1 部分，先進(jìn)封裝的重點(diǎn)是什么？我們可以看到，封裝技術(shù)的進(jìn)步旨在實(shí)現(xiàn)更高的互連密度（單位面積上更多的互連），減少走線長(zhǎng)度以降低延遲和每比特傳輸?shù)哪芰俊Ｎ覀兛梢钥吹交旌湘I合如何解決這兩個(gè)問(wèn)題：顯著縮短走線長(zhǎng)度，因此延遲盡可能低，而無(wú)需在芯片上，在某些情況下比芯片上的全局舍入更短，并且互連間距可以遠(yuǎn)低于 10 微米以增加密度。

混合鍵合到底是什么？

混合鍵合用于芯片的垂直（或 3D）堆疊?；旌湘I合的顯著特點(diǎn)是無(wú)凸塊。它摒棄了基于焊料的凸塊技術(shù)，轉(zhuǎn)而采用直接銅對(duì)銅連接。這意味著頂部芯片和底部芯片彼此齊平。兩個(gè)芯片都只有銅墊，而不是凸塊，可以縮小到超細(xì)間距。沒(méi)有焊料，因此避免了與焊料相關(guān)的問(wèn)題。

從上圖中，我們可以看到 AMD 3D V-Cache 的橫截面，它采用了臺(tái)積電的 SoIC-X 芯片到晶圓混合鍵合。頂部和底部硅之間的鍵合界面是混合鍵合層，位于硅芯片的金屬層頂部。混合鍵合層是一種電介質(zhì)（現(xiàn)在最常見(jiàn)的是 SiO 或 SiCN），上面有銅墊和通孔，間距通常小于 10 微米。

電介質(zhì)的作用是隔離每個(gè)焊盤，使焊盤之間不會(huì)發(fā)生信號(hào)干擾。銅焊盤通過(guò)硅通孔 (TSV) 連接到芯片金屬層。TSV 需要將電源和信號(hào)傳輸?shù)蕉褩Ｖ械牧硪粋€(gè)芯片。由于底部芯片“面朝下”放置，因此需要這些通孔連接頂部芯片上的金屬層，穿過(guò)晶體管層到達(dá)底部芯片上的金屬層。

信號(hào)正是通過(guò)這些銅墊來(lái)實(shí)現(xiàn)芯片間通信。之所以稱之為“混合”鍵合，是因?yàn)樗请娊橘|(zhì)-電介質(zhì)鍵合和直接銅-銅鍵合的組合。鍵合界面之間無(wú)需使用額外的粘合劑或材料。

關(guān)鍵工藝條件

與以前的基于凸點(diǎn)的互連相比，引入了一系列全新的技術(shù)和工藝挑戰(zhàn)。為了實(shí)現(xiàn)高質(zhì)量的鍵合，對(duì)表面光滑度、清潔度和鍵合對(duì)準(zhǔn)精度有非常嚴(yán)格的要求。我們將首先描述其中一些挑戰(zhàn)，因?yàn)楣に嚵鞒淌菄@緩解這些挑戰(zhàn)而設(shè)計(jì)的。記住這些將幫助您更好地理解流程為何如此，以及不同方法的優(yōu)缺點(diǎn)。

顆粒和清潔度

在任何有關(guān)混合鍵合的討論中，都會(huì)提到顆粒。這是因?yàn)轭w粒是混合鍵合中產(chǎn)量的敵人。由于混合鍵合涉及將兩個(gè)非常光滑和平坦的表面齊平地粘合在一起，因此鍵合界面對(duì)任何顆粒的存在都非常敏感。

僅 1 微米高的顆粒就會(huì)導(dǎo)致直徑為 10 毫米的鍵合空隙，從而導(dǎo)致鍵合缺陷。對(duì)于基于凸塊的互連，由于使用了底部填充或非導(dǎo)電膜，因此設(shè)備和基板之間總會(huì)存在間隙，而間隙可以容忍一些顆粒。

保持清潔至關(guān)重要，而且非常具有挑戰(zhàn)性。晶圓切割、研磨和拋光等許多步驟都會(huì)產(chǎn)生顆粒。任何類型的摩擦也會(huì)產(chǎn)生顆粒，這是一個(gè)問(wèn)題，尤其是因?yàn)榛旌湘I合涉及機(jī)械拾取芯片并將其放置在其他芯片之上。來(lái)自芯片鍵合頭和芯片翻轉(zhuǎn)器的工具中有很多運(yùn)動(dòng)。顆粒是不可避免的，但有幾種技術(shù)可以減輕產(chǎn)量影響。

當(dāng)然，晶圓清洗是定期進(jìn)行的，以去除污染物。然而，清洗并不完美，無(wú)法一次性去除 100% 的污染物，因此最好從一開(kāi)始就避免污染物?；旌湘I合所需的潔凈室比其他形式的先進(jìn)封裝所需的潔凈室先進(jìn)得多。

因此，混合鍵合通常需要 1 級(jí) / ISO 3 級(jí)或更高級(jí)別的潔凈室和設(shè)備。例如，臺(tái)積電和英特爾正在全力實(shí)現(xiàn) ISO 2 級(jí)或 ISO 1 級(jí)。這是混合鍵合被視為“前端”工藝的一個(gè)主要原因，即它發(fā)生在類似于晶圓廠的環(huán)境中，而不是傳統(tǒng)封裝廠商（OSAT）的環(huán)境中。鑒于清潔度要求的升級(jí)，OSAT 很難進(jìn)行混合鍵合。如果 OSAT 想要參與混合鍵合，大多數(shù) OSAT 都需要建造更新、更先進(jìn)的潔凈室，而臺(tái)積電和英特爾等公司可以使用較舊的晶圓廠或按照與現(xiàn)有晶圓廠類似的標(biāo)準(zhǔn)建造。

混合鍵合的工藝流程還涉及許多傳統(tǒng)上僅由晶圓廠獨(dú)家使用的工具。 ASE 和 Amkor 等外包裝配和測(cè)試公司 (OSAT) 在化學(xué)氣相沉積 (CVD)、蝕刻、物理氣相沉積 (PVD)、電化學(xué)沉積 (ECD)、化學(xué)機(jī)械平坦化 (CMP) 和表面處理/活化方面的經(jīng)驗(yàn)相對(duì)較少。

清潔度要求和工具增加導(dǎo)致成本大幅增加。與其他形式的封裝相比，混合鍵合工藝并不便宜。我們將在下面介紹工藝流程。

平滑度

混合鍵合層的表面光滑度也極其關(guān)鍵。HB 界面同樣對(duì)任何類型的表面形狀都很敏感，這會(huì)導(dǎo)致空洞和無(wú)效鍵合。一般來(lái)說(shuō)，電介質(zhì)的表面粗糙度閾值為 0.5nm，銅墊的表面粗糙度閾值為 1nm。為了達(dá)到這種光滑度，需要進(jìn)行化學(xué)機(jī)械平坦化 (CMP)，這是混合鍵合的關(guān)鍵工藝。

拋光后，整個(gè)流程都需要保持這種光滑度。應(yīng)避免任何可能損壞該表面的步驟，例如粗暴清洗。甚至晶圓分類探測(cè)也需要進(jìn)行調(diào)整，以免損壞表面。

晶圓到晶圓 (W2W) 或芯片到晶圓 (D2W)

首先，討論一下 W2W 或 D2W?；旌湘I合可以通過(guò)晶圓對(duì)晶圓 (W2W) 或芯片對(duì)晶圓 (W2W) 工藝完成。W2W 意味著將兩個(gè)制造好的晶圓直接鍵合在一起。W2W 提供更高的對(duì)準(zhǔn)精度、產(chǎn)量和鍵合良率。鑒于其相對(duì)容易，目前絕大多數(shù)混合鍵合都是通過(guò) W2W 完成的。

W2W 鍵合良率更高的原因是對(duì)準(zhǔn)和鍵合步驟是分開(kāi)的。在 W2W 工具中，有一個(gè)單獨(dú)的腔室用于執(zhí)行對(duì)準(zhǔn)。一旦頂部和底部晶圓對(duì)準(zhǔn)，它們就會(huì)被移入鍵合腔室（處于真空中），在那里用一點(diǎn)力將它們壓在一起，大約 20 分鐘后，初始預(yù)鍵合就形成了。

W2W 的關(guān)鍵在于它是一種更清潔的工藝，步驟更少。在對(duì)準(zhǔn)和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分離（顆粒污染源）僅在鍵合后發(fā)生。由于它是晶圓級(jí)工藝，因此對(duì)準(zhǔn)步驟也有更多的時(shí)間，因此更長(zhǎng)的對(duì)準(zhǔn)時(shí)間不會(huì)像芯片級(jí)工藝那樣損害產(chǎn)量。

腔內(nèi)也沒(méi)有太多移動(dòng)，因此腔內(nèi)污染物較少。目前，W2W 鍵合機(jī)可以實(shí)現(xiàn) 50nm 以下的對(duì)準(zhǔn)精度。W2W 鍵合已經(jīng)是一種成熟的工藝，而且成本并不高。證據(jù)是，我們看到它在大眾市場(chǎng)產(chǎn)品中得到廣泛采用，例如 3 層圖像傳感器和 NAND。

W2W 鍵合很棒，但一個(gè)主要限制是無(wú)法進(jìn)行晶圓分類以選擇已知良好芯片 (KGD)。這會(huì)導(dǎo)致不良結(jié)果，即有缺陷的芯片與良好芯片鍵合，從而浪費(fèi)優(yōu)質(zhì)硅片。

鑒于此，W2W 用于良率較高的晶圓，這通常意味著較小的設(shè)計(jì)。在下圖中，我們可以看到 W2W 和 D2W 的芯片面積與成本之間的關(guān)系。晶圓尺寸越小，W2W 越便宜，因?yàn)榫A良率會(huì)更高。然而，隨著晶圓尺寸的增大，W2W 成本曲線會(huì)變得更加陡峭，這主要是由丟失的良品晶圓的成本所致。隨著芯片尺寸的增大，每個(gè)晶圓的良品晶圓比例會(huì)減少，從而導(dǎo)致有缺陷的晶圓和良品晶圓的結(jié)合更多。

我們可以看到，W2W 用于具有高產(chǎn)量的較小芯片：CMOS 圖像傳感器、3D NAND，以及到目前為止僅用于Graphcore Bow IPU的邏輯。

雖然 Graphcore Bow IPU 是一款更大的 HPC 芯片，但頂部芯片不是前沿邏輯，而是用于供電的無(wú)源電容芯片，因此其良率應(yīng)該相當(dāng)高，而且硅片更便宜。W2W 的另一個(gè)缺點(diǎn)是頂部芯片和底部芯片的尺寸必須一致，因此這限制了異構(gòu)集成選項(xiàng)的靈活性。

成本有多種影響因素。主要因素包括晶圓成本、D0（缺陷密度）和鍵合良率。每個(gè)因素都可能導(dǎo)致成本增加或降低。請(qǐng)注意，這些是示例數(shù)字，用于強(qiáng)調(diào)這一點(diǎn)。請(qǐng)勿使用下表，因?yàn)樗达@示鍵合的實(shí)際成本。如需了解當(dāng)今產(chǎn)品的實(shí)際成本，請(qǐng)聯(lián)系我們獲取 AMD MI300X 成本報(bào)告或 Zen 3、Zen 4 和 Zen 5 混合鍵合成本報(bào)告。

可以看出，D2W 在小型芯片上的成本更高，但對(duì)于大型芯片，情況則相反。W2W 更昂貴。能夠測(cè)試和粘合已知良好芯片 (KGD)，而不是冒著缺陷堆積和浪費(fèi)良好硅片的風(fēng)險(xiǎn)，這一點(diǎn)至關(guān)重要，這也是為什么晶圓上芯片 (D2W) 是第一個(gè)實(shí)現(xiàn)產(chǎn)品化的方法。它可以處理較差的產(chǎn)量，但仍具有商業(yè)上可行的產(chǎn)品。

為了突破限制，我們需要采用 D2W。D2W 鍵合更具挑戰(zhàn)性。在完成晶圓分類后，KGD 從頂部晶圓分離出來(lái)，并通過(guò)拾取和放置工具單獨(dú)附著到底部晶圓上。這在鍵合方面更具挑戰(zhàn)性，因?yàn)槊總€(gè)晶圓需要更多鍵合步驟。這些額外的步驟會(huì)引入更多的顆粒污染，尤其是來(lái)自芯片分離和拾取和放置過(guò)程中鍵合頭的移動(dòng)。

D2W 可以是一個(gè)“集體”過(guò)程，其中 KGD 被對(duì)準(zhǔn)并首先臨時(shí)鍵合到重構(gòu)的載體晶圓上。然后將重構(gòu)的載體晶圓鍵合到基片上進(jìn)行實(shí)際預(yù)鍵合。這是為了像 W2W 一樣將對(duì)準(zhǔn)和鍵合分開(kāi)，并允許在最終預(yù)鍵合之前進(jìn)行清潔步驟以去除任何已積累的污染物。缺點(diǎn)是涉及額外的步驟，額外的 W2W 鍵合步驟會(huì)增加對(duì)準(zhǔn)誤差的可能性。

這實(shí)際上是一個(gè)簡(jiǎn)化的流程，因?yàn)榈撞啃酒部梢栽谳d體晶圓上重建。因此，頂部和底部芯片都是從原始硅晶圓上切割下來(lái)的，并對(duì) KGD 進(jìn)行分類。兩組芯片都粘合到各自載體上的精確位置。然后，使用 W2W 工藝將 2 個(gè)載體晶圓粘合。這是在 TSMC SOIC 中完成的。因此，每個(gè) AMD 3D V 緩存芯片（底部 CPU 芯片到載體、3D V 緩存芯片到載體、2x 虛擬硅到載體）和晶圓對(duì)晶圓使用 5 個(gè)粘合步驟。

重構(gòu)工藝還可用于更極端的異構(gòu)集成選項(xiàng)。英特爾在 IEDM 2022 上展示了“準(zhǔn)單片芯片 (QMC)”。他們展示的 QMC 應(yīng)用的一個(gè)例子是頂部和底部各有 2 個(gè)異質(zhì)集成芯片的封裝。對(duì)于頂部和底部，每個(gè)芯片都連接到載體晶圓上。然后用厚無(wú)機(jī)氧化物（如 SiO2）模制晶圓。進(jìn)行 W2W 鍵合。然后將模制的芯片單片化并連接到封裝基板上以完成流程。

請(qǐng)注意，重建的區(qū)域內(nèi)可能存在 TSV。

直接 D2W 鍵合是將單個(gè)芯片直接放置在目標(biāo)晶圓上進(jìn)行預(yù)鍵合。直接 D2W 不太成熟，但由于流程簡(jiǎn)化，似乎未來(lái)直接 D2W 會(huì)得到更多使用。集體 D2W 的一個(gè)好處是可以進(jìn)行清潔，然后直接送入對(duì)準(zhǔn)室以減少污染。最近推出了 D2W 集群工具（將在下文討論），它可以重現(xiàn)這種流程，從而降低這種集體過(guò)程的好處。此外，由于對(duì)準(zhǔn)變得更具挑戰(zhàn)性，D2W 更適合更細(xì)的焊盤間距，因此消除 W2W 步驟是有好處的，因?yàn)?W2W 步驟會(huì)在 W2W 步驟中引入額外的錯(cuò)位風(fēng)險(xiǎn)。

鑒于 D2W 混合鍵合的工藝挑戰(zhàn)和成本，目前的應(yīng)用有限。AMD 是 2022 年的首批采用者，并且至今仍是唯一采用者。我們將在稍后討論未來(lái)的應(yīng)用、各公司的采用率、工藝步驟數(shù)量等。

需要注意的一點(diǎn)是，W2W 在對(duì)準(zhǔn)方面遠(yuǎn)遠(yuǎn)領(lǐng)先于 D2W，因此如果您的設(shè)計(jì)不是異質(zhì)的，并且晶圓良率足夠高，那么它實(shí)際上將是一種更精確、良率更高的工藝。這種更精細(xì)的間距還將解鎖許多 D2W 尚未突破的新用例。

混合鍵合工藝流程

接下來(lái)讓我們更詳細(xì)地了解 D2W 和 W2W 的流程。

TSV 形成

正如我們上面提到的，TSV 需要為封裝中的所有芯片提供電源和信號(hào)。想象一下傳統(tǒng)的倒裝芯片封裝。芯片只需要一側(cè)的互連即可接收電源并與封裝基板進(jìn)行數(shù)據(jù)通信。該互連層具有連接到無(wú)源布線層（也稱為“金屬層”或“線路后端”/BEOL）的凸塊，這些凸塊為切換和處理數(shù)據(jù)的晶體管層提供電源和信號(hào)。

對(duì)于 3DIC，底部的芯片需要能夠與其下方的封裝基板以及其上方的芯片進(jìn)行通信，因此芯片的兩側(cè)都需要互連。這就是 TSV 發(fā)揮作用的地方。TSV 有多種變體，具體取決于它們?cè)诹鞒讨械闹圃鞎r(shí)間。TSV 可以是“先通孔”的，即在晶體管層之前先在硅片中制造；“中通孔”的，即在晶體管層完成后、金屬層之前制造；或“后通孔”的，即在 BEOL 之后。

對(duì)于 3DIC 來(lái)說(shuō)最常見(jiàn)的是“中間通孔”方法，因?yàn)?TSV 運(yùn)行在金屬層之間，穿過(guò)晶體管層并顯露出芯片的背面，這樣現(xiàn)在芯片兩側(cè)都有一層互連，我們將對(duì)此進(jìn)行描述。

我們?cè)谶@里討論了 TSV 流程，但將在本報(bào)告中重新進(jìn)行概括。

晶圓上涂有光刻膠，然后使用光刻技術(shù)進(jìn)行圖案化。然后，使用深反應(yīng)離子蝕刻 (DRIE) 將 TSV 蝕刻到硅中，以在晶圓深處形成高縱橫比溝槽，但不會(huì)穿透整個(gè)晶圓。使用化學(xué)氣相沉積 (CVD) 沉積絕緣層 (SiOX、SiNx) 和阻擋層 (Ti 或 Ta)。這些層用于防止銅擴(kuò)散到硅中。然后，使用物理氣相沉積 (PVD) 沉積銅種子層。該種子層沉積在溝槽中，然后使用電化學(xué)沉積 (ECD) 填充溝槽。這形成了 TSV。但是，該過(guò)程尚未完成，因?yàn)楸趁娴耐咨形绰冻?。為了露?TSV，TSV 的背面被拋光，在某些情況下還被蝕刻以減薄背面并隨后露出 TSV。完成后，晶圓可以繼續(xù)形成 BEOL。

TSV 的形成并非易事，而且可能非常耗時(shí)，尤其是由于需要深度蝕刻。我們了解到，TSV 的形成是 HBM 和 CoWoS 生產(chǎn)的瓶頸。一些客戶從硅中介層轉(zhuǎn)向 CoWoS-R 的原因之一是為了避免硅中介層中昂貴的 TSV 工藝。

混合鍵層形成

在晶圓的鍵合界面之后，在晶圓的 BEOL 頂部制造混合鍵合層。無(wú)論是 W2W 還是 D2W，這都是相同的。這是一層用細(xì)間距銅通孔圖案化的介電膜。電介質(zhì)，通常是碳氮化硅 (SiCN)，通過(guò) PECVD 沉積。然后形成焊盤。使用光刻技術(shù)對(duì)銅焊盤的孔進(jìn)行圖案化并蝕刻掉。沉積阻擋層和種子層，然后使用典型的銅鑲嵌工藝鍍銅。

然后，進(jìn)行 CMP 步驟以研磨和平滑電介質(zhì)表面，并獲得正確的銅輪廓。銅墊的一個(gè)顯著特點(diǎn)是它們凹陷至約 1 微米間距。如前所述，光滑的表面對(duì)于形成良好的粘合至關(guān)重要。電介質(zhì)的粗糙度必須控制在 0.5nm 以內(nèi)，銅墊的粗糙度必須控制在 1nm 以內(nèi)。

HB 接口的一個(gè)特點(diǎn)是銅墊最初凹進(jìn)介電層下方約 5 納米。這是為了確保在退火過(guò)程中銅不會(huì)妨礙初始介電層-介電層鍵合。如果銅凹進(jìn)得太深，則 Cu-Cu 鍵合可能無(wú)法正常形成。

在對(duì)銅和其他金屬進(jìn)行 CMP 時(shí)，由于過(guò)度拋光以及金屬和電介質(zhì)的軟度不同，經(jīng)常會(huì)出現(xiàn)凹陷。雖然這不是理想情況，但這種現(xiàn)象并不嚴(yán)重，可以解決。需要控制凹陷的確切輪廓，以防止在粘合過(guò)程中出現(xiàn)銅過(guò)度生長(zhǎng)/不足的情況。

為了獲得正確的凹陷輪廓，需要結(jié)合低和高 Cu 去除漿料的多個(gè) CMP 步驟。CMP 是混合鍵合實(shí)現(xiàn)非常光滑的表面和最佳輪廓的關(guān)鍵工藝。

在 ECTC 上，索尼展示了當(dāng)間距減小到 1 微米時(shí)，讓銅突出比讓銅凹進(jìn)效果更好。

晶圓分類/分離

僅對(duì)于 D2W，執(zhí)行晶圓分類，并將 KGD 單獨(dú)化并在載體晶圓或膠帶框架上重組，以便進(jìn)一步處理。如上所述，HB 為傳統(tǒng)晶圓分類過(guò)程帶來(lái)了新的復(fù)雜性。晶圓分類涉及用探針探測(cè)晶圓凸塊或焊盤以進(jìn)行電氣測(cè)試。

探測(cè)會(huì)在銅焊盤表面造成少量損壞，從而破壞 CMP 工藝過(guò)程中表面的光滑度。雖然對(duì)焊盤的損壞很小，在大多數(shù)情況下通?？梢越邮埽?HB 對(duì)少量地形變化非常敏感，因?yàn)檫@些變化會(huì)影響鍵合質(zhì)量。解決此問(wèn)題的一種方法是在初始 CMP 中對(duì)此進(jìn)行補(bǔ)償，然后進(jìn)行另一輪 CMP 后探測(cè)以拋光探測(cè)造成的任何損壞。

對(duì)于單片化/切割，一個(gè)問(wèn)題是工藝中產(chǎn)生的顆粒。刀片切割通常不使用，因?yàn)樗钆K：會(huì)產(chǎn)生大量顆粒并造成大量產(chǎn)量損失。激光切割和等離子切割比刀片切割更受歡迎，因?yàn)樗鼈兪歉鍧嵉墓に嚕詴?huì)產(chǎn)生顆粒物。等離子切割是最極端的方法，其機(jī)制類似于蝕刻掉分隔芯片的劃線。然而，考慮到蝕刻整個(gè)晶圓所需的時(shí)間，這種方法的產(chǎn)量要低得多。

Disco 是這個(gè)領(lǐng)域的領(lǐng)導(dǎo)者。自從我們報(bào)道他們以來(lái)，他們的股票已經(jīng)上漲了兩倍多。

一種緩解技術(shù)是首先在晶圓上涂上一層保護(hù)層涂層。顆粒落在保護(hù)層上，可以在剝離保護(hù)層時(shí)與保護(hù)層一起被去除。雖然這有助于解決分割過(guò)程中的顆粒問(wèn)題，但可能會(huì)有保護(hù)層的殘留物，剝離過(guò)程也可能對(duì) HB 層造成一些表面損壞，從而增加表面粗糙度。

等離子活化和清潔：

現(xiàn)在對(duì) 2 片晶圓進(jìn)行處理，為粘合做好準(zhǔn)備。它們用 N2 等離子體處理以激活表面。等離子體處理改變了表面的特性，增加了表面能，使其更加親水。使兩個(gè)表面都更加親水可以使表面促進(jìn)氫鍵。這有助于實(shí)現(xiàn)下一步在室溫下發(fā)生的初始弱電介質(zhì)-電介質(zhì)預(yù)粘合。

處理后，進(jìn)行最后的清潔以去除任何累積的顆粒。在鍵合之前，重要的是，傳入的晶圓應(yīng)盡可能干凈。清潔需要徹底，但也不能損壞，以保持 HB 界面的完整性。最好的方法似乎是使用去離子水基清潔，輔以超聲波。使用洗滌器或等離子清潔可能會(huì)造成太大的損害和/或引入污染物。

粘合

現(xiàn)在開(kāi)始鍵合步驟。更準(zhǔn)確地說(shuō)，它更像是“預(yù)鍵合”，因?yàn)榇瞬襟E僅形成初始電介質(zhì)-電介質(zhì)鍵，而這只是一種弱范德華鍵。我們將分別介紹 W2W 和 D2W 方法的流程。

W2W 鍵合

使 W2W 鍵合良率更高的原因是對(duì)準(zhǔn)和鍵合步驟是分開(kāi)的。首先是對(duì)準(zhǔn)步驟。W2W 對(duì)準(zhǔn)有多種技術(shù)。過(guò)去，人們會(huì)使用紅外掃描儀來(lái)檢查兩個(gè)晶圓之間的對(duì)準(zhǔn)。限制在于一個(gè)晶圓必須對(duì)紅外線透明。這對(duì) CMOS 晶圓不起作用，因?yàn)榧t外線無(wú)法穿透金屬層。

EVG 在 W2W 鍵合領(lǐng)域占據(jù)主導(dǎo)地位，擁有其專利的 SmartView 對(duì)準(zhǔn)技術(shù)。有 2 個(gè)攝像頭相互校準(zhǔn)，一個(gè)放在目標(biāo)晶圓上方，一個(gè)放在下方。固定頂部晶圓的卡盤移動(dòng)，以便底部攝像頭可以識(shí)別對(duì)準(zhǔn)標(biāo)記，并且系統(tǒng)記錄對(duì)準(zhǔn)標(biāo)記的位置。頂部晶圓縮回，然后底部晶圓在攝像頭之間移動(dòng)，直到頂部攝像頭可以識(shí)別對(duì)準(zhǔn)標(biāo)記。對(duì)準(zhǔn)器現(xiàn)在可以通過(guò)計(jì)算 2 個(gè)對(duì)準(zhǔn)標(biāo)記的相對(duì)位置來(lái)對(duì)準(zhǔn) 2 個(gè)晶圓。為了幫助保持準(zhǔn)確性和控制力，晶圓彼此非常接近（50 微米以內(nèi)），并且卡盤僅在 X 和 Y 平面上移動(dòng)，Z 軸（垂直）沒(méi)有移動(dòng)，直到預(yù)鍵合。

對(duì)準(zhǔn)后，將晶圓移入鍵合室，在那里以較小的壓力將它們壓在一起，持續(xù)約 20 分鐘以形成初始鍵合。

粘合后檢查可通過(guò)聲學(xué)方法在現(xiàn)場(chǎng)完成，如果對(duì)準(zhǔn)不充分，則也可重新粘合。

在 W2W 工具中，有一個(gè)單獨(dú)的腔室用于執(zhí)行對(duì)準(zhǔn)。一旦頂部和底部晶圓對(duì)準(zhǔn)，它們就會(huì)被移入鍵合腔室（處于真空中），在那里用一點(diǎn)力將它們壓在一起，大約 20 分鐘后，初始預(yù)鍵合就形成了。W2W 的關(guān)鍵在于它是一個(gè)更清潔的工藝，因?yàn)椴襟E更少。在對(duì)準(zhǔn)和鍵合之前，可以清潔晶圓以去除大部分顆粒。芯片分離是顆粒污染的來(lái)源，僅在鍵合之后發(fā)生。

由于這是晶圓級(jí)工藝，因此對(duì)準(zhǔn)步驟也有更多的時(shí)間，因此較長(zhǎng)的對(duì)準(zhǔn)時(shí)間不會(huì)像芯片級(jí)工藝那樣對(duì)產(chǎn)量造成太大影響。腔內(nèi)也沒(méi)有太多移動(dòng)，因此腔內(nèi)產(chǎn)生的污染物較少。目前，W2W 鍵合機(jī)可以實(shí)現(xiàn)50nm 以下的對(duì)準(zhǔn)精度。W2W 鍵合已經(jīng)是一種成熟的工藝，而且成本并不高。證據(jù)是，我們看到它被廣泛應(yīng)用于大眾市場(chǎng)產(chǎn)品中，例如索尼、Omnivison 和三星的圖像傳感器，以及長(zhǎng)江存儲(chǔ)、西部數(shù)據(jù)和鎧俠的 NAND。

D2W 粘合

D2W 粘合是通過(guò)拾取和放置工具完成的。

底部目標(biāo)晶圓位于晶圓夾盤上。要粘合的芯片面朝上放置在膠帶框架上。翻轉(zhuǎn)臂收集單個(gè)芯片并將其翻轉(zhuǎn)，使芯片背面朝上放置在翻轉(zhuǎn)器上。上方有一個(gè)粘合臂，它使用粘合頭上的真空吸力拾取翻轉(zhuǎn)的芯片。

CoWoS-S（主要變體）的關(guān)鍵制造步驟

CoWoS 是臺(tái)積電的一項(xiàng)“2.5D”封裝技術(shù)，其中多個(gè)有源硅片（通常的配置是邏輯和 HBM 堆棧）集成在無(wú)源硅片中介層上。中介層充當(dāng)頂部有源芯片的通信層。然后將中介層和有源硅片連接到包含 I/O 的基板上，以放置在系統(tǒng) PCB 上。CoWoS是 GPU 和 AI 加速器最流行的封裝技術(shù)，因?yàn)樗枪餐庋b HBM 和邏輯以獲得最佳訓(xùn)練和推理工作負(fù)載性能的主要方法。

我們現(xiàn)在將詳細(xì)介紹 CoWoS-S（主要變體）的關(guān)鍵制造步驟。

硅中介層關(guān)鍵工藝步驟

第一部分是制造硅中介層，其中包含連接芯片的“線路”。這種硅中介層的制造類似于傳統(tǒng)的前端晶圓制造。人們經(jīng)常聲稱硅中介層是采用 65nm 工藝技術(shù)制造的，但這并不準(zhǔn)確。CoWoS 中介層中沒(méi)有晶體管，只有金屬層，可以說(shuō)與金屬層間距相似，但事實(shí)并非如此。

這就是為什么 2.5D 封裝通常由領(lǐng)先的代工廠內(nèi)部完成，因?yàn)樗麄兛梢陨a(chǎn)硅中介層，同時(shí)還可以直接使用尖端硅。雖然 ASE 和 Amkor 等其他 OSAT 已經(jīng)完成了類似于 CoWoS 或 FOEB 等替代方案的先進(jìn)封裝，但他們必須從 UMC 等代工廠采購(gòu)硅中介層/橋接器。

硅中介層的制造始于取一塊空白硅晶圓并制作硅通孔 (TSV)。這些 TSV 穿過(guò)晶圓以提供垂直電氣連接，從而實(shí)現(xiàn)中介層頂部的有源硅片（邏輯和 HBM）與封裝底部的 PCB 基板之間的通信。這些 TSV 是芯片向外界發(fā)送 I/O 的方式，也是芯片接收電源的方式。

為了形成 TSV，需要將光刻膠涂在晶圓上，然后使用光刻技術(shù)進(jìn)行圖案化。然后使用深反應(yīng)離子蝕刻 (DRIE) 將 TSV 蝕刻到硅中，以實(shí)現(xiàn)高縱橫比蝕刻。使用化學(xué)氣相沉積 (CVD) 沉積絕緣層 (SiOX、SiNx) 和阻擋層 (Ti 或 TA)。然后使用物理氣相沉積 (PVD) 沉積銅種子層。然后使用電化學(xué)沉積 (ECD) 用銅填充溝槽以形成 TSV。通孔不穿過(guò)整個(gè)晶圓。

TSV 制造完成后，在晶圓的頂部形成重分布層 (RDL)。將 RDL 視為將各種有源芯片連接在一起的多層線路。每個(gè) RDL 都由一個(gè)較小的通孔和實(shí)際的 RDL 組成。

通過(guò) PECVD 沉積二氧化硅 (SiO2)，然后涂上光刻膠，使用光刻技術(shù)對(duì) RDL 進(jìn)行圖案化，然后使用反應(yīng)離子蝕刻去除 RDL 通孔的二氧化硅。此過(guò)程重復(fù)多次，以在頂部形成更大的 RDL 層。

在典型的配方中，鈦和銅被濺射，銅則使用電化學(xué)沉積 (ECD) 進(jìn)行沉積。然而，我們認(rèn)為臺(tái)積電使用極低 k 電介質(zhì)（可能是 SiCOH）而不是 SiO2 來(lái)降低電容。然后使用 CMP 去除晶圓上多余的鍍層金屬。這主要是標(biāo)準(zhǔn)的雙鑲嵌工藝。對(duì)于每個(gè)額外的 RDL，都會(huì)重復(fù)這些步驟。

在頂部 RDL 層上，通過(guò)濺射銅形成凸塊下金屬化 (UBM) 焊盤。涂上光刻膠，用光刻技術(shù)曝光以形成銅柱圖案。對(duì)銅柱進(jìn)行電鍍，然后用焊料覆蓋。剝離光刻膠并蝕刻掉多余的 UBM 層。UBM 和隨后的銅柱是芯片與硅中介層連接的方式。

晶圓上芯片關(guān)鍵工藝步驟

現(xiàn)在，使用傳統(tǒng)的倒裝芯片回流焊工藝將已知良好的邏輯和 HBM 芯片連接到中介層晶圓上。在中介層上涂上助焊劑。然后，倒裝芯片接合器將芯片放置在中介層晶圓的焊盤上。然后將放置了所有芯片的晶圓放入回流焊爐中烘烤，使凸塊焊料和焊盤之間的連接固化。清除多余的助焊劑殘留物。

然后用樹(shù)脂填充有源芯片和中介層之間的縫隙，以保護(hù)微凸塊免受機(jī)械應(yīng)力。然后再次烘烤晶圓以固化底部填充物。

接下來(lái)，用樹(shù)脂模制頂部芯片以將其封裝起來(lái)，并使用 CMP 來(lái)平滑表面并去除多余的樹(shù)脂。現(xiàn)在將模制的中介層翻轉(zhuǎn)并通過(guò)研磨和拋光減薄至約 100um 厚度，以露出中介層背面的 TSV。

附著在中介晶圓頂部的頂部芯片和封裝盡管變薄了，但仍可以為晶圓提供足夠的結(jié)構(gòu)支撐和穩(wěn)定性，因此并不總是需要載體晶圓來(lái)支撐。

晶圓基板關(guān)鍵工藝步驟

中介層背面鍍上 C4 焊料凸塊，然后切割成每個(gè)單獨(dú)的封裝。然后使用倒裝芯片將每個(gè)中介層芯片再次安裝到積層封裝基板上，以完成封裝。

在下面的 Nvidia A100 橫截面中，我們可以看到 CoWoS 封裝的所有各種元素。

頂部是帶有 RDL 的芯片芯片和銅柱微凸塊，這些微凸塊與硅中介層正面的微凸塊粘合在一起。然后是頂部帶有 RDL 的硅中介層。我們可以看到 TSV 穿過(guò)中介層，下面每個(gè) C4 凸塊有 2 個(gè) TSV。底部是封裝基板。

請(qǐng)注意，A100 在中介層正面只有一面 RDL。A100 的架構(gòu)更簡(jiǎn)單，只有內(nèi)存和 GPU，因此布線要求更簡(jiǎn)單。MI300由內(nèi)存、CPU 和 GPU 組成，全部位于 AID 之上，因此需要更復(fù)雜的 CoWoS 布線，從而影響成本和產(chǎn)量。

先進(jìn)封裝的各大玩家的技術(shù)發(fā)展路線圖

臺(tái)積電的 CoWoS-R+、臺(tái)積電的第四代 SoIC（3 微米間距混合鍵合）、英特爾和 CEA-LETI 自對(duì)準(zhǔn)集體芯片到晶圓混合鍵合、三星對(duì)單片、MCM、2.5D、3D 的研究（包括混合鍵合）、將在 DRAM 中商業(yè)化的 SK 海力士晶圓上晶圓混合鍵合、ASE 的共封裝光學(xué)先進(jìn)封裝、思科共封裝光學(xué)、Xperi 超薄芯片處理、東京電子晶圓上晶圓混合鍵合晶圓處理、索尼 1 微米混合鍵合、AMD Zen 3 上的 V-Cache 混合鍵合以及聯(lián)發(fā)科 InFO-oS 網(wǎng)絡(luò) SOC 可靠性。

臺(tái)積電的 CoWoS-R+

正如我們?cè)诟呒?jí)封裝入門系列中所討論的那樣，CoWoS 是一種芯片后封裝技術(shù)。CoWoS 通常通過(guò)將有源硅片放置在無(wú)源硅中介層之上來(lái)實(shí)現(xiàn)，但這樣做成本相當(dāng)高。因此，臺(tái)積電開(kāi)發(fā)了 CoWoS-R，它使用帶有 RDL 層的有機(jī)基板，這是一種更便宜的技術(shù)。CoWoS-R 尚未上市，但一些產(chǎn)品即將上市。我們知道的第一款此類產(chǎn)品來(lái)自 AMD，將在僅限訂閱者的部分中進(jìn)行討論，包括其系統(tǒng)架構(gòu)。坦率地說(shuō)，它真是太棒了。

臺(tái)積電并沒(méi)有止步于 CoWoS R，CoWoS-R+ 也在這項(xiàng)技術(shù)的基礎(chǔ)上不斷發(fā)展。

要理解的關(guān)鍵概念之一是芯片到芯片的連接距離。HBM 目前是將內(nèi)存帶寬提高到 AI 和高性能計(jì)算合理水平的唯一方法。這方面的進(jìn)步迅速，最初的 HBM 為每焊盤 1Gbps，而隨著 HBM2 的出現(xiàn)，這一速度迅速增長(zhǎng)到 2.4Gbps，隨著 HBM2E 的出現(xiàn)，這一速度增長(zhǎng)到 3.2Gbps。HBM3 的速度將一路增長(zhǎng)到 6.4Gbps。封裝寬度也從 HBM2 的 7.8 毫米增加到 HBM2E 的 10 毫米，再到 11 毫米，這意味著互連長(zhǎng)度現(xiàn)在增長(zhǎng)到大約 5.5。

簡(jiǎn)單來(lái)說(shuō)，電線需要傳輸更快的數(shù)據(jù)速率，同時(shí)還要傳輸更長(zhǎng)的距離。這是非常困難的，而且會(huì)產(chǎn)生很大的噪音，從而降低信號(hào)完整性。另一個(gè)問(wèn)題是，隨著摩爾定律的放緩與日益增長(zhǎng)的性能需求相沖突，芯片的功率正在爆炸式增長(zhǎng)。Nvidia 的 Hopper 已經(jīng)有 700W，但未來(lái)封裝將膨脹到千瓦范圍。HBM3 也比 HBM2E 更耗電。通過(guò)封裝的更多功率也可能產(chǎn)生更多噪音，從而降低信號(hào)完整性。臺(tái)積電已經(jīng)開(kāi)發(fā)出一種新的高密度 IPD 來(lái)解決這個(gè)問(wèn)題。簡(jiǎn)而言之，臺(tái)積電客戶可以在 CoWoS R+ 上實(shí)現(xiàn) 6.4Gbps HBM3，但不能在 CoWoS R 上實(shí)現(xiàn)。高密度 IPD 對(duì)于增加額外的電容以平滑電力傳輸非常重要。例如，Graphcore 只需使用臺(tái)積電的 SoIC 混合鍵合添加大量電容器，便可將時(shí)鐘頻率提高 40%，而無(wú)需增加功率，我們?cè)诖嗽敿?xì)介紹了這一點(diǎn)。

臺(tái)積電還分享了嵌入式橋接芯片功能的更多進(jìn)展。橋接芯片和頂部有源芯片之間的互連可以達(dá)到 24 微米。臺(tái)積電現(xiàn)在可以實(shí)現(xiàn) 3 倍光罩極限，與 CoWoS-S（全無(wú)源硅中介層）相匹配。未來(lái)，他們的路線圖將光罩尺寸提高到 45 倍，這意味著使用芯片后道工藝的復(fù)雜芯片可用于晶圓級(jí)封裝。與此同時(shí)，CoWoS-S 明年才會(huì)擴(kuò)展到 4 倍。

臺(tái)積電第四代 SoIC 3 微米間距混合鍵合

臺(tái)積電展示了其第四代混合鍵合技術(shù)的研究成果，該技術(shù)可以實(shí)現(xiàn)每平方毫米 100,000 個(gè)鍵合焊盤。鑒于目前只有 AMD 和臺(tái)積電交付了一款 SoIC 設(shè)備，很高興看到未來(lái)取得切實(shí)進(jìn)展。該設(shè)備在 17 微米下明顯更輕松，而第一代 SoIC 可以達(dá)到 9 微米。

臺(tái)積電的混合鍵合工藝基本相同。他們從完成的晶圓開(kāi)始，形成一個(gè)新的鍵合墊層，蝕刻它，沉積種子層，電鍍。接下來(lái)，他們將頂部芯片晶圓削薄并切割。特別注意保持它們的清潔。進(jìn)行等離子活化，然后鍵合芯片。

臺(tái)積電的論文展示了 SoIC 的良率，這相當(dāng)有趣。這是在尺寸為 6 毫米 x 6 毫米的測(cè)試芯片上使用菊花鏈測(cè)試結(jié)構(gòu)，這恰好與 AMD 的 VCache 芯片尺寸相同。晶圓上芯片混合鍵合中最慢的步驟之一是當(dāng) BESI 工具物理拾取芯片并將其放置在底部晶圓上時(shí)。此鍵合步驟嚴(yán)重受到準(zhǔn)確性的影響，而吞吐量與準(zhǔn)確性之間的較量是一場(chǎng)非常激烈的較量。臺(tái)積電采用 3 微米 TSV 間距，展示的良率沒(méi)有差異，并且在小于 0.5 微米的錯(cuò)位時(shí)電阻沒(méi)有顯著變化，鍵合良率為 98%。從 0.5 微米到 1 微米，他們的結(jié)構(gòu)確實(shí)有良率，但菊花鏈結(jié)構(gòu)的最后 10% 的電阻急劇增加。當(dāng)間距大于 1 微米時(shí)，他們的良率為 60%，所有測(cè)量的結(jié)構(gòu)都超過(guò)了他們的電阻規(guī)格。 0.5 微米是一個(gè)非常重要的水平，因?yàn)?BESI 聲稱其 8800 Ultra 工具的精度為 <200 納米，盡管我們聽(tīng)說(shuō)它更像是 0.5 微米，并且即使吞吐量只有該工具額定規(guī)格的一半，也存在很大的差異。?? ?

臺(tái)積電還展示了由于阻隔層更薄，整個(gè)堆棧的接觸電阻更低。此外，臺(tái)積電認(rèn)為 SoIC 更可靠。這包括更廣泛的工作溫度范圍。當(dāng) AMD 完全鎖定其 5800X3D 臺(tái)式機(jī)芯片的超頻和功率修改時(shí)，許多人感到失望。這可能只是第一代芯片的一個(gè)小問(wèn)題。隨著臺(tái)積電的銅合金得到改進(jìn)，并且 SoIC 第四代的間距減小，似乎他們正在提高其可靠性和產(chǎn)量。

英特爾與 CEA-LETI 聯(lián)合實(shí)現(xiàn)芯片到晶圓混合鍵合

在我們的先進(jìn)封裝系列中，我們將更深入地探討晶圓上芯片、晶圓上芯片和集體晶圓上芯片鍵合，包括工具生態(tài)系統(tǒng)、成功案例和 TCO，但這里先做一個(gè)簡(jiǎn)短的解釋。晶圓上芯片的精確度遠(yuǎn)低于晶圓上芯片鍵合。它也慢得多。例如，盡管 Besi 聲稱每小時(shí)可放置 2,000 個(gè)芯片，但為了達(dá)到 1 微米的精度，吞吐量會(huì)下降到每小時(shí)放置 1,000 個(gè)芯片以下。另一方面，晶圓上芯片鍵合也存在許多問(wèn)題，與無(wú)法進(jìn)行異構(gòu)集成以及無(wú)法在鍵合步驟之前對(duì)芯片進(jìn)行裝箱/測(cè)試有關(guān)。集體晶圓上芯片鍵合比晶圓上芯片鍵合具有更高的精確度和吞吐量，同時(shí)還提供測(cè)試、裝箱和實(shí)現(xiàn)異構(gòu)集成的能力。

英特爾和 CEA-LETI 將集體芯片到晶圓與自對(duì)準(zhǔn)技術(shù)相結(jié)合，實(shí)現(xiàn)了 150nm 的平均錯(cuò)位（比芯片到晶圓更精確），并且吞吐量更高。自對(duì)準(zhǔn)技術(shù)非?？?。他們利用水滴的毛細(xì)力使對(duì)準(zhǔn)更精確，然后經(jīng)過(guò)改進(jìn)的拾取和放置工具將其快速、不太準(zhǔn)確地放置在所需位置。隨著水的蒸發(fā)，直接鍵合就形成了，無(wú)需任何其他中間材料。然后，鍵合后的晶圓進(jìn)入標(biāo)準(zhǔn)退火步驟，以加強(qiáng)鍵合。

除了水滴沉積之外，唯一獨(dú)特的步驟是在粘合點(diǎn)處應(yīng)用親水和疏水材料，這些材料可以通過(guò)光刻定義，精度達(dá)到納米級(jí)。這不是一個(gè)沒(méi)有問(wèn)題的過(guò)程。有很多問(wèn)題與分配水、液滴特性、冷凝和粘合過(guò)程有關(guān)。英特爾和 CEA-LETI 用 3 個(gè)指標(biāo)展示了結(jié)果。收集良率是指被捕獲在芯片上的水滴。粘合良率是指成功粘合的芯片數(shù)量。對(duì)準(zhǔn)良率是指具有亞微米精度的芯片數(shù)量。

他們嘗試了各種工藝，其中最好的工藝在鍵合時(shí)實(shí)現(xiàn)了 98% 的良率，在其他步驟中實(shí)現(xiàn)了 100% 的良率。總對(duì)準(zhǔn)精度簡(jiǎn)直令人驚嘆，所有芯片的對(duì)準(zhǔn)精度都小于 1 微米，大多數(shù)芯片的對(duì)準(zhǔn)精度低于 0.2 微米。英特爾和 CEA-LETI 嘗試了多種不同尺寸的芯片，這種工藝在非常高的縱橫比芯片上確實(shí)大放異彩，非常有趣。

三星單片與 MCM 與 2.5D 與 3D 包括混合鍵合

三星在先進(jìn)封裝的面積和功耗成本方面進(jìn)行了一項(xiàng)非常有趣的研究。他們比較了兩種主要設(shè)計(jì)類型，一種是帶寬受限的（HPC/AI），另一種是延遲受限的（CPU）。

用于 HPC 和 AI 比較的單片 2D 芯片為 450mm2。它被切成薄片并使用先進(jìn)的封裝將其粘合在一起。MCM 變體的功耗增加了 2.1%，芯片面積增加了 5.6%。2.5D 設(shè)計(jì)的功耗增加了 1.1%，面積增加了 2.4%。3D 設(shè)計(jì)的功耗增加了 0.04%，但面積增加了 2.4%。這些結(jié)果當(dāng)然是理想的，在現(xiàn)實(shí)世界中，與平面圖和布局問(wèn)題相關(guān)的開(kāi)銷會(huì)更多。

SK Hynix 晶圓上晶圓混合鍵合 DRAM

SK Hynix 介紹了其晶圓上晶圓混合鍵合工藝的研究。用于先進(jìn)封裝的晶圓上晶圓鍵合技術(shù)已經(jīng)非常普遍。索尼、三星和 Omnivison 都在 CMOS 圖像傳感器中采用了該技術(shù)。長(zhǎng)江存儲(chǔ)的 XStacking技術(shù)也將其應(yīng)用于 NAND Flash 中。Graphcore和臺(tái)積電也在其 BOW 芯片中采用了該技術(shù)。我們獨(dú)家透露，SKHynix 將在其 16 層 HBM堆棧中使用混合鍵合。SKHynix 并未直接說(shuō)明產(chǎn)量，但他們似乎對(duì)這項(xiàng)技術(shù)的商業(yè)化抱有很高的希望。

ASE 共封裝光學(xué)元件

從技術(shù)角度來(lái)看，ASE 所展示的內(nèi)容并不具有開(kāi)創(chuàng)性，但對(duì)投資者的影響卻不容小覷。這是因?yàn)檫^(guò)去主要的 OSAT 一直遠(yuǎn)離光網(wǎng)絡(luò)產(chǎn)品。我們認(rèn)為，這項(xiàng)研究對(duì) Fabrinet 這樣的公司來(lái)說(shuō)并不好，而我們通常都喜歡 Fabrinet。話雖如此，這只是研究，市場(chǎng)動(dòng)向更為重要。無(wú)論如何，如果 ASE 正在研究這一點(diǎn)，他們很可能也會(huì)試圖獲得市場(chǎng)份額。現(xiàn)在來(lái)看看 ASE 所展示的內(nèi)容。

引線接合一直是 100G 代的主要技術(shù)，但隨著我們向 400G 和 800G 代過(guò)渡，它開(kāi)始遇到瓶頸。其他公司也已經(jīng)進(jìn)行了一段時(shí)間的轉(zhuǎn)型，例如英特爾和 Fabrinet 已在最近幾代產(chǎn)品中停止了 PIC 和 EIC 的引線接合。思科也已從引線接合轉(zhuǎn)向倒裝芯片，今年他們甚至展示了采用 TSV 的 3D 組裝，這比 ASE 展示的先進(jìn)得多。我們將在僅限訂閱者的部分討論思科及其制造合作伙伴。

ASE 的論文總體上討論了光學(xué)制造的獨(dú)特挑戰(zhàn)，包括污染工藝的差異以及所使用的獨(dú)特切割和蝕刻技術(shù)。晶圓制造后的工藝也不同，例如凸塊下金屬化和硅等。論文還討論了獨(dú)特的測(cè)試要求。ASE 進(jìn)入光學(xué)制造領(lǐng)域還有很長(zhǎng)的路要走，但重要的是要繼續(xù)關(guān)注他們，因?yàn)樗麄兪请娦藕蛿?shù)據(jù)中心市場(chǎng)光學(xué)組裝和封裝領(lǐng)域中一個(gè)潛在的非常有能力和令人生畏的新進(jìn)入者。

Xperi 超薄模具處理

在大多數(shù)混合鍵合中，芯片必須非常薄。在即將推出的 16 層 HBM 中，芯片厚度甚至可以達(dá)到 30 微米，不到人類頭發(fā)厚度的一半。硅芯片極其脆弱，因此無(wú)法正常提起。因此，Xperi 介紹了使用伯努利夾具提起芯片的研究，該夾具使用高速氣流和低靜壓來(lái)粘附在物體上而無(wú)需物理接觸。然后，夾持器將芯片放置在另一個(gè)芯片上，精度為 1 微米或更低。該論文詳細(xì)介紹了芯片翹曲和處理。這里沒(méi)有什么突破性的進(jìn)展，但我們只是認(rèn)為這是一種處理超薄芯片的很酷的機(jī)制。

東京電子晶圓上晶圓混合鍵合

我們獨(dú)家向我們的訂閱者介紹了他們?cè)谑澜缟献畲蟮拇S取得的一項(xiàng)重大勝利，即他們的晶圓對(duì)晶圓混合鍵合工具和工藝流程。雖然我們不知道這項(xiàng)研究是否會(huì)商業(yè)化，但我們認(rèn)為這是另一種有趣的晶圓處理技術(shù)。晶圓太薄，所以它很松軟，當(dāng)你把它放低進(jìn)行鍵合時(shí)，可能會(huì)有空氣滯留，從而影響產(chǎn)量。東京電子提出了一種避免這種情況的方法。這是研究，而不是他們目前鍵合工具的工藝。

索尼領(lǐng)先的 1 微米間距混合鍵合

索尼繼續(xù)展示他們?yōu)楹问腔旌湘I合領(lǐng)域的領(lǐng)導(dǎo)者。他們于 2017 年首次在大批量產(chǎn)品中推出該技術(shù)。他們目前每年出貨數(shù)百萬(wàn)個(gè) CMOS 圖像傳感器，這些傳感器采用 6.3 微米間距混合鍵合，堆疊了 3 個(gè)芯片，而其他芯片的間距要小得多，產(chǎn)量也小得多。索尼的產(chǎn)量完全是晶圓對(duì)晶圓混合鍵合。今年，索尼展示了 1 微米間距面對(duì)面混合鍵合和 1.4 微米面對(duì)面混合鍵合。索尼目前同時(shí)采用面對(duì)面和面對(duì)面混合鍵合。

索尼如此積極推進(jìn)混合鍵合的簡(jiǎn)短解釋是，索尼希望繼續(xù)分解和堆疊圖像傳感器像素的功能，以捕獲更多的光線，并能夠捕獲更多的數(shù)據(jù)并將其轉(zhuǎn)化為實(shí)際的照片和視頻。

他們展示的技術(shù)非常有趣。所有混合鍵合工藝都需要非常平坦的表面，但在 CMP 工藝中，銅和 SiO2 的拋光速度不同。在大多數(shù)工藝中，這意味著銅的研磨程度低于 SiO2。這通常稱為凹陷。必須精確控制該工藝，因?yàn)?SiO2 和銅的熱膨脹系數(shù)也不同。臺(tái)積電采用的一種技術(shù)是使用銅合金代替純銅來(lái)控制凹陷程度，并使 CMP 工藝更容易進(jìn)行。

隨著索尼的間距比業(yè)內(nèi)其他公司小得多，他們想出了相反的策略。在他們的先進(jìn)方法中，二氧化硅拋光得比銅拋光得更深。這需要一種完全不同的專有 CMP 工藝。

索尼還通過(guò)改變 ECD 工藝中的晶粒尺寸實(shí)現(xiàn)了類似的銅控制和突出效果。通過(guò)我們的消息來(lái)源，我們可以在訂閱者專區(qū)獨(dú)家詳細(xì)介紹他們?cè)诖斯に囍惺褂玫墓ぞ摺?/p>

由此得到的結(jié)果令人難以置信。與傳統(tǒng)工藝相比，接觸電阻提高了多個(gè)數(shù)量級(jí)。這是在 200,000 個(gè)菊花鏈?zhǔn)?Cu-Cu 連接上進(jìn)行的測(cè)試。這些是 1 微米面對(duì)面鍵合的結(jié)果，但 1.4 微米面對(duì)面鍵合也顯示出令人印象深刻的結(jié)果。

Zen 3 上的 AMD V-Cache SoIC 混合綁定

AMD 重申了很多事情，但也有一些新的事情。此外，我們將在此處插入我們的推特并提及我們注意到AMD 的 V-Cache 混合綁定和高架扇出橋首席工程師離開(kāi) AMD 加盟微軟。我們對(duì)微軟芯片的未來(lái)感到興奮，因?yàn)樗麄円恢痹趶恼麄€(gè)行業(yè)招募大量人才。

v-cache 的物理結(jié)構(gòu)非常有趣。AMD 和 TSMC 不僅有 CPU CCD 芯片、SRAM 芯片和支撐芯片，而且在整個(gè)組件的頂部還有最后一塊第五塊支撐硅片。IBM的 Tom Wassick獨(dú)立證實(shí)了這一結(jié)構(gòu)。乍一看，這似乎是在浪費(fèi)額外的硅片，但這樣做是因?yàn)?TSMC 的混合鍵合工藝需要減薄芯片。這最后一塊支撐硅片是必要的，它能使最終的芯片組件具有剛性，并且與沒(méi)有混合鍵合 SRAM 的標(biāo)準(zhǔn) CCD 具有同等高度。

AMD 將 9 微米間距混合鍵合與 36 微米間距微凸塊 3D 架構(gòu)進(jìn)行了比較。AMD 指的是將在 Ponte Vecchio GPU 和 Meteor Lake CPU 上使用的 Foveros。AMD 聲稱互連能效提高了 3 倍，互連密度提高了 16 倍，并且由于 TSV 和接觸電容/電感較低，信號(hào)/電源完整性也更好。奇怪的是，他們使用 9 微米間距作為比較。這種比較有點(diǎn)不誠(chéng)實(shí)，因?yàn)門echInsights發(fā)現(xiàn) V-Cache 的生產(chǎn)版本是在 17 微米間距上完成的。這種間距的放松會(huì)削弱一些優(yōu)勢(shì)。

這張圖表很有趣，盡管非?；\統(tǒng)。Zen 3 有 32MB 的 L3 緩存，而 V-Cache 為每個(gè)芯片增加了 64MB。目前只堆疊了 1 個(gè)芯片，這導(dǎo)致 IPC 大幅增加。我想知道 AMD 使用了什么模擬和基準(zhǔn)測(cè)試來(lái)獲得這個(gè) IPC % Uplift 數(shù)字。AMD 還展示了一些與可靠性相關(guān)的數(shù)據(jù)，表明在正常電壓下沒(méi)有問(wèn)題。

聯(lián)發(fā)科技網(wǎng)絡(luò) SOC 可靠性

聯(lián)發(fā)科發(fā)表了一篇題為“高性能計(jì)算應(yīng)用的高密度扇出型封裝的可靠性挑戰(zhàn)”的論文。沒(méi)有提到的是，這是聯(lián)發(fā)科通過(guò)其定制 ASIC 部門在中國(guó)銷售的用于網(wǎng)絡(luò)應(yīng)用的真正芯片。

聯(lián)發(fā)科也沒(méi)有直接說(shuō)明，但我們知道他們使用了臺(tái)積電的 InFO-oS 技術(shù)。該論文討論了溫度、翹曲和其他可靠性問(wèn)題，但有趣的是他們宣傳了這款芯片。