在傳統(tǒng)PCB開(kāi)發(fā)歷程中,往往為了符合開(kāi)發(fā)時(shí)程表的期程,我們發(fā)現(xiàn)Layout工程師及各個(gè)功能開(kāi)發(fā)團(tuán)隊(duì),時(shí)常被要求必須在一周內(nèi)完整解決檢查報(bào)告中的每一項(xiàng)違規(guī)點(diǎn)。檢查報(bào)告中的違規(guī)點(diǎn)數(shù)量,以單顆CPU為例,約有三、四千個(gè),雙CPU則經(jīng)常多達(dá)七、八千個(gè)。
由此可見(jiàn),這一項(xiàng)要求的背后,需要的是硬體及電源開(kāi)發(fā)工程師即時(shí)審查及修正。同時(shí),也必須要有4至5名Layout工程師每天熬夜趕工,以手動(dòng)進(jìn)行細(xì)部修正所有的違規(guī)項(xiàng)目。
傳統(tǒng)PCB審查歷程的四大痛點(diǎn)
在時(shí)間極度壓縮的情況下,如何提升效率、增加處理時(shí)間,成為了第一要?jiǎng)?wù)。因此,環(huán)旭電子CIES研發(fā)團(tuán)隊(duì)在累積的開(kāi)發(fā)案中歸納出四大關(guān)鍵痛點(diǎn),其中又以第一點(diǎn)最為重要。
如何提升修正Layout違規(guī)點(diǎn)的效率,并加快進(jìn)入出圖生產(chǎn)(Gerber Out)的過(guò)程?
如何整合來(lái)自不同來(lái)源的檢查需求,減少工程師的匯整負(fù)擔(dān)?
如何統(tǒng)一各功能的檢查標(biāo)準(zhǔn),避免人為標(biāo)準(zhǔn)的落差?
如何記憶各項(xiàng)檢查項(xiàng)目及規(guī)范細(xì)節(jié),降低工程師每次執(zhí)行檢查的作業(yè)量?
從四大痛點(diǎn)中,環(huán)旭電子CIES研發(fā)團(tuán)隊(duì)整合多年經(jīng)驗(yàn),設(shè)計(jì)出「前端設(shè)計(jì)與模擬自動(dòng)化平臺(tái)(FEDS)」,其中自動(dòng)化電路布局審查工具,將審查工具進(jìn)行標(biāo)準(zhǔn)化以提高檢查效率,進(jìn)一步優(yōu)化整個(gè)「PCB審查歷程」的作業(yè)效率。
解決方案 - 什么是前端設(shè)計(jì)與模擬自動(dòng)化平臺(tái)(FEDS)?
前端設(shè)計(jì)與模擬自動(dòng)化平臺(tái) (FEDS) 是一套由USI環(huán)旭電子自主開(kāi)發(fā),專(zhuān)為提升電子產(chǎn)品設(shè)計(jì)效率與品質(zhì)而生的工具平臺(tái)。它的核心概念是將設(shè)計(jì)過(guò)程中許多重復(fù)性高、易出錯(cuò)的任務(wù)自動(dòng)化。從一開(kāi)始的物料清單生成與檢查,到后續(xù)的電路圖、PCB布局檢查,甚至是復(fù)雜的電磁模擬,它都能提供全方位的自動(dòng)化支援。不僅能大幅縮短產(chǎn)品開(kāi)發(fā)周期,更能有效降低人為錯(cuò)誤的發(fā)生機(jī)率。
你可以將FEDS想象成Google平臺(tái),此平臺(tái)不僅提供電路布局審查功能,同時(shí),它也擁有非常多樣的延伸應(yīng)用工具,例如:原物料清單(BOM)生成與檢查、線路圖檢查 (Schematic Check)、模擬仿真電性特性(RF PI Simulation)符合電性規(guī)定、RF線上協(xié)同作業(yè)(RF Matching) 包含:優(yōu)化RF特性、RF測(cè)試自動(dòng)化、RF測(cè)試模擬結(jié)果比對(duì)…等等。
自動(dòng)化平臺(tái) (FEDS) 最大的差異化優(yōu)勢(shì),就在于極度靈活的客制化能力。傳統(tǒng)的商業(yè)化EDA工具往往功能過(guò)于通用,而FEDS允許企業(yè)根據(jù)自身產(chǎn)品特性與設(shè)計(jì)流程,自行開(kāi)發(fā)并整合各種檢查規(guī)則與模擬工具,能夠更精準(zhǔn)地滿足企業(yè)的需求,提升設(shè)計(jì)效率。
自動(dòng)化電路布局審查
PCB開(kāi)發(fā)工程師在進(jìn)行電路布局審查時(shí)最需要的需求主要有四項(xiàng):
常被用于檢查CPU訊號(hào)介面是否符合其規(guī)范的第三方工具。
不同平臺(tái)設(shè)計(jì)指南(PDG)對(duì)各個(gè)訊號(hào)介面的規(guī)范要求。
公司內(nèi)部各研發(fā)單位或制造部門(mén)的設(shè)計(jì)經(jīng)驗(yàn)與需求。
戶研發(fā)工程師對(duì)產(chǎn)品的特殊檢查需求。
上述需求都被整合在自動(dòng)化電路布局審查工具中,它具備不斷擴(kuò)充功能,可建立新檢查項(xiàng)目并幫助工程師即時(shí)修正布線。自動(dòng)檢測(cè)完成后,可輸出報(bào)告供研發(fā)工程師檢視。此外,系統(tǒng)會(huì)收集檢測(cè)數(shù)據(jù)以進(jìn)行統(tǒng)計(jì)分析和設(shè)計(jì)檢討。
目前自動(dòng)化電路布局審查工具有五大類(lèi),包括Routing Check, Pad and Placement及Via Check等。此外,自動(dòng)化電路布局審查可針對(duì)產(chǎn)品的特殊需求,開(kāi)發(fā)專(zhuān)利檢查項(xiàng)目,如:差動(dòng)訊號(hào)出線對(duì)稱(chēng)性檢查、避免串?dāng)_效應(yīng)的檢查,以及電源完整性優(yōu)化的接地過(guò)孔密度檢查。
1) 差動(dòng)訊號(hào)出線對(duì)稱(chēng)性檢查:確保差動(dòng)訊號(hào)在焊墊及通孔出線時(shí)的走線對(duì)稱(chēng)。
2) 避免串?dāng)_(CrossTalk)效應(yīng):確保差動(dòng)訊號(hào)的焊墊及通孔之間不被其他訊號(hào)穿越,以減少干擾。
3) 接地過(guò)孔密度檢查:此功能可在Layout工程師初步完成走線時(shí),快速檢查電源網(wǎng)路(PDN),提前解決電源完整性問(wèn)題,大幅節(jié)省時(shí)間和資源。
導(dǎo)入成效
圖1. 透過(guò)自動(dòng)化審查工具,PCB Layout開(kāi)發(fā)時(shí)程的優(yōu)化比較
自動(dòng)化電路布局審查工具主要可以在電路圖完成70%的布線之前,自動(dòng)找出違規(guī)并修正,在整體開(kāi)發(fā)過(guò)程中,可顯著發(fā)現(xiàn)兩大項(xiàng)的優(yōu)化成長(zhǎng):
1. 查找Board file上違規(guī)點(diǎn)的正確性與一致性
? 導(dǎo)入前: 倚賴經(jīng)驗(yàn)豐富工程師,意見(jiàn)不一,耗時(shí)且效率低。
? 導(dǎo)入后: 自動(dòng)化檢查,統(tǒng)一標(biāo)準(zhǔn),縮短檢查及修正違規(guī)點(diǎn)的總時(shí)數(shù)。
2. 自動(dòng)化檢查與人工檢查效率比較
? 導(dǎo)入前: 人工檢查耗時(shí)長(zhǎng),尤其是大型專(zhuān)案。
? 導(dǎo)入后: 自動(dòng)化檢查速度快,大幅提升效率,可降低工程師所需的重復(fù)性工作。
從2023年的Layout專(zhuān)案加以分析、比較自動(dòng)化與人工檢查的工時(shí),圖2明顯可看出兩者的差距已超過(guò)十倍,甚至是百倍以上,由此可知自動(dòng)化對(duì)于布局審查作業(yè),有顯著提高效率的貢獻(xiàn)。
圖2. 人工檢查與自動(dòng)化檢查的耗時(shí)比較
綜上所述,自動(dòng)化檢測(cè)系統(tǒng)的導(dǎo)入,為企業(yè)帶來(lái)了多方面的效益:
大幅加速產(chǎn)品開(kāi)發(fā)效率:縮短Layout檢查時(shí)間,加速產(chǎn)品上市時(shí)程。
提升檢查結(jié)果的一致性與可靠性:降低人為因素造成的錯(cuò)誤。
自動(dòng)化平臺(tái)的靈活性:能針對(duì)不同產(chǎn)品、不同制程,客制化開(kāi)發(fā)所需的檢查項(xiàng)目。
提高產(chǎn)品品質(zhì):及早發(fā)現(xiàn)并解決設(shè)計(jì)問(wèn)題,降低產(chǎn)品瑕疵率。
展望未來(lái),隨著產(chǎn)品設(shè)計(jì)的復(fù)雜度將持續(xù)增加,對(duì)Layout檢查的要求也將越來(lái)越高。透過(guò)自動(dòng)化系統(tǒng),企業(yè)能將工程師從繁瑣的重復(fù)性工作中解放出來(lái),使其能夠?qū)W⒂诟邉?chuàng)新性的工作,提升效率、優(yōu)化品質(zhì)。
「前端設(shè)計(jì)與模擬自動(dòng)化平臺(tái)」已然是環(huán)旭電子開(kāi)發(fā)服務(wù)中不可或缺的一環(huán)。
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原文標(biāo)題:FEDS:百倍效率革命!打造自動(dòng)化電路審查高效流程
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