混合鍵合在先進封裝領(lǐng)域取得進展

混合鍵合在先進封裝領(lǐng)域越來越受到關(guān)注，因為它提供了功能相似或不同芯片之間最短的垂直連接，以及更好的熱學、電氣和可靠性結(jié)果。

其優(yōu)勢包括互連縮小至亞微米間距、高帶寬、增強的功率效率以及相對于焊球連接的更好的縮放性。但是，盡管一些芯片制造商確實在大批量制造 （HVM） 中采用了混合鍵合，但目前該工藝的成本太高，無法大規(guī)模采用。而且由于混合鍵合將前端和后端生產(chǎn)線連接在一起，因此芯片放置等組裝工藝現(xiàn)在必須滿足前端規(guī)格。

其他挑戰(zhàn)包括需要更好的銅凹陷均勻性、更快的芯片到晶圓放置和更佳的對準、多個鍵合和解鍵合載體（這會增加成本）以及低溫退火能力。最后，必須降低顆粒水平，特別是在芯片放置和切割步驟中。

Brewer Science首席應(yīng)用工程師 Alice Guerrero 表示：“要成功將混合鍵合擴展到大批量生產(chǎn)，需要解決與缺陷控制、對準精度、熱管理、晶圓翹曲、材料兼容性和工藝吞吐量相關(guān)的挑戰(zhàn)。”

AI 芯片和模塊是混合鍵合和先進封裝的巨大推動力。它們的高性能和高價格有助于推動行業(yè)發(fā)展。事實上，DRAM 制造商正在評估從焊料凸點鍵合（通過熱壓）轉(zhuǎn)向混合鍵合的凈收益（見圖 1）?；旌湘I合之后的下一代微縮是順序 3D 集成，其中鍵合甚至延伸到薄膜。

混合鍵合是實現(xiàn)將 SoC 分解為單個技術(shù)塊（稱為小芯片）這一更大目標的關(guān)鍵推動因素。imec 高級研究員、研發(fā)副總裁兼 3D 系統(tǒng)集成項目總監(jiān) Eric Beyne 表示：“如今，我們對單片 IC 進行了某種分解，其中將擁有用于 SoC、邏輯和 I/O 設(shè)備的邏輯和 SRAM 內(nèi)存等專門技術(shù)。我們需要推動一種看似單片或完全集成的解決方案，這樣你就看不到不同設(shè)備之間的界限。我們必須打破這種障礙，即脫離芯片會在帶寬或能耗方面造成損失。”

高帶寬內(nèi)存（HBM） 制造商可以轉(zhuǎn)向混合鍵合或熔融鍵合（電介質(zhì)-電介質(zhì)），但這樣做存在缺點。EV Group （EVG） 業(yè)務(wù)開發(fā)總監(jiān) Thomas Uhrmann 表示：“熔融鍵合目前確實是一種經(jīng)過驗證的 300 毫米晶圓制造工藝，而且這種鍵合對 HBM 非常有效。HBM 目前堆疊了 12 個芯片，制造商很快就會達到 16 層。但由于每個芯片的性能并不相同，因此基本上最薄弱的環(huán)節(jié)限制了整個堆棧的性能。這與其說是產(chǎn)量問題，不如說是產(chǎn)量問題，因為 DRAM 晶圓的產(chǎn)量非常好。速度分級實際上是一個很大的障礙。您需要實施預(yù)分類才能進行補償?！?/p>

工藝工作原理

晶圓對晶圓鍵合方案是 CMOS 圖像傳感器混合鍵合的首個技術(shù)，其中像素陣列芯片與邏輯芯片鍵合，以最大化背面照明面積。現(xiàn)在，其他應(yīng)用也開始流行起來，結(jié)合了處理器/緩存、3D NAND、microLED 以及用于 ChatGPT 等 LLM 應(yīng)用的 AI 模塊。

先進封裝中的小芯片集成概念提供了全新的靈活性?！霸谙冗M封裝中，您可以定制系統(tǒng)，” Tignis首席執(zhí)行官 Jon Herlocker 表示。“您可以說，‘這部分邏輯非常復雜，所以我將在 300 毫米代工廠的先進節(jié)點上進行這項工作，但我將從一個或多個更成熟的節(jié)點中獲取其他功能并將其放在同一個封裝上?！梢杂行Ю贸墒旃?jié)點及其可預(yù)測的高良率工藝，從而降低整體風險。因此，一旦您決定進行先進封裝（先進封裝存在一定的風險），那么從復雜芯片中提取盡可能多的東西并使用更成熟的技術(shù)，然后通過該先進封裝將其連接起來，將帶來各種好處?！?/p>

電源管理和對電源效率的需求是芯片堆疊和新鍵合方法的額外驅(qū)動因素?；旌湘I合使公司能夠創(chuàng)建“阻力最小的路徑”，這意味著更短的互連、更大的互連密度以及更大的散熱挑戰(zhàn)。

在這一發(fā)展過程中，需要降低半導體的功耗?？蓴U展性變得至關(guān)重要（見圖 2）?！拔覀冇泄β蕢Γ虼四壳暗哪芰棵芏韧ǔ槊科椒嚼迕?100 瓦，但未來我們需要以每平方厘米 500 瓦的速度抽離，因此這是一個相當顯著的增長，”Beyne 說?！叭绻闳∶科椒胶撩?500 安培的電流，那么通過微凸塊和焊料凸塊發(fā)送可能不是最好的方法，因為電流高達每平方毫米 500 安培?！斑@可以通過將電源管理系統(tǒng)集成到設(shè)備附近來解決。也許我們不只通過全堆棧發(fā)送 1.7V，但也許你會想到更高的電壓，例如 48V，然后在封裝或電路板級別使用 DC/DC 轉(zhuǎn)換來達到最終電壓?！?/p>

圖 1：細間距混合鍵合，即使采用背面電源分布，也會導致高熱量集中，需要散熱器。資料來源：imec

Uhrmann 指出，測試又增加了一層復雜性。“雖然凸塊器件可以輕松測試，但混合鍵合就不那么容易了。您可以為混合鍵合創(chuàng)建一個雙層，因為這樣您就有了一個可以測試的底層，但您仍然需要在頂層有鍵合層?！?/p>

工藝工作原理

晶圓到晶圓鍵合工藝比芯片到晶圓方案更成熟，但它有一個主要缺點——芯片必須大小相同。這對于處理器堆棧上的 SRAM 等應(yīng)用效果很好，但更大的設(shè)計和制造靈活性需要芯片到晶圓鍵合，其中較小的芯片鍵合到較大的芯片。在這里，集體 D2W 鍵合的概念變得有吸引力（見圖 2）。

圖 2：集體芯片到晶圓混合鍵合流程在激光釋放層（綠色）上添加了一個聲學層（灰色），使轉(zhuǎn)移良率達到 100%。來源：imec

如圖所示，該工藝使用多種載體，包括硅和玻璃。混合鍵合工藝流程采用經(jīng)過最終金屬化層處理的晶圓，然后執(zhí)行類似于片上鑲嵌工藝的步驟。

電介質(zhì)蝕刻在 SiCN 電介質(zhì)中最佳地形成方形腔，然后通過電化學沉積 （ECD） 用阻擋金屬、銅種子和銅填充。隨后的 CMP 工藝經(jīng)過優(yōu)化，可實現(xiàn)極高的晶圓間均勻性，以產(chǎn)生盡可能光滑的電介質(zhì)表面，同時在銅墊區(qū)域形成小凹陷。

第二步是將晶圓安裝到載體上，然后研磨/減薄硅晶圓。將晶圓翻轉(zhuǎn)并粘合到第二個載體上，然后旋涂一層光刻膠層，以在膠帶框架上切割時保護表面。第三個載體粘合到該芯片區(qū)域，然后剝離光刻膠。將其放置在新的載體上，準備與目標晶圓粘合，然后通過刀片、紅外激光或紫外線進行脫粘。

接下來，真空室中的電介質(zhì)活化步驟使用等離子體來優(yōu)化具有懸空 Si-O 鍵的鍵合表面。隨后使用 DI 水沖洗以使電介質(zhì)水合。第二片晶圓以與晶圓 1 相同的方式通過銅 CMP 進行處理，然后與晶圓 1 對齊并鍵合。然后，這對晶圓在 350°C 的爐內(nèi)退火兩小時。

現(xiàn)在，鍵合對可以變薄以用于下一個晶圓。Imec 和其他公司已經(jīng)證明，非常?。?0 μm）到非常厚（775 μm）的芯片可以從臨時載體轉(zhuǎn)移到目標晶圓，轉(zhuǎn)移率和鍵合率均為 100%。對于超薄芯片，硅載體是首選。玻璃載體確實允許紫外線脫鍵，但它們與前端工具不兼容。

Imec、Brewer Science 和 Suss MicroTec 最近展示了集體芯片到晶圓鍵合流程可以擴展到三到四個晶圓。在有機激光釋放層中添加了一層所謂的聲學層，以吸收由燒蝕（脫鍵）工藝引起的沖擊波，這種沖擊波可能會損壞芯片邊緣。值得注意的是，通過紅外顯微鏡測量的對準是倒裝芯片工具和鍵合工具對準相結(jié)合的功能。

轉(zhuǎn)移良率和粘合良率是關(guān)鍵指標，在完全優(yōu)化的制造和裝配工藝下，這些指標可達到 100%。將集體芯片到晶圓流程擴展到兩個、三個和四個晶圓會使工藝變得復雜，因為在加工過程中會出現(xiàn)翹曲、粘合劑去除不完全以及芯片損壞等問題。［3］

載體基板的選擇取決于臨時粘合材料 （TBM） 及其脫粘能力?！罢澈蟿⑿酒R時粘合到 TBM 的能力取決于其機械、熱和化學特性以及芯片表面狀況，”Brewer Science 的 Guerrero 說道?！巴ǔ?，粘合頭溫度和載體（卡盤）溫度之間的相互作用將根據(jù) TBM 的熱特性進行調(diào)整，以實現(xiàn)最佳芯片粘合效果。激光脫粘最適合在芯片釋放過程中將力降至最低?！?/p>

Guerrro 指出，薄芯片存在損壞芯片的風險，但這些風險可以通過材料和工藝設(shè)計來減輕?！皺C械脫鍵是一種更具成本效益的解決方案，因為與激光相比，設(shè)備成本更低，但其應(yīng)用范圍并不廣泛，”她說?！白贤饩€脫鍵并不普及，而且在載體層面實施起來具有挑戰(zhàn)性。紫外線脫鍵膠帶很容易買到，是最經(jīng)濟的脫鍵方法，但在處理小于 50 μm 的芯片時會受到限制。

工具清潔度對于防止鍵合界面出現(xiàn)空隙至關(guān)重要，空隙在 C-SAM 圖上顯示為白點?！坝腥さ氖牵捎谇鍧嵎绞胶凸に?，一些顆粒仍會在表面上移動。所以這并不意味著你不能有一個顆粒，”Adeia 工程高級副總裁 Laura Mirkarimi 說?！斑@是一個可以處理一些顆粒的工藝，但不移動的大顆粒會阻止它鍵合。鍵合前沿在晶圓鍵合中移動得非?？欤踔猎谛酒骄A鍵合中也是如此，所以它實際上是一種自發(fā)鍵合，需要通過仔細處理表面來管理?！?/p>

這解釋了為什么必須在整個混合鍵合流程中優(yōu)化多個清潔步驟。

最近還有其他工藝改進：

SiCN 沉積中的碳/氮含量經(jīng)過優(yōu)化，具有高鍵合強度和低粗糙度。對于 HBM，這種典型的 350°C 工藝可以降低到 200°C 范圍 ［3］

應(yīng)用材料公司開發(fā)了一種 300°C、5 分鐘的退火工藝，可將產(chǎn)量提高兩個數(shù)量級，同時滿足 500 納米間距的低電阻 250 納米銅 CD 的要求。［1］

銅 CMP 應(yīng)留下平坦的晶圓表面（總厚度變化或 TTV），并且根據(jù)間距，1nm 銅凹槽變化

EV Group 推出的新型無機粘合劑粘合和激光脫模工藝可使用硅載體晶圓，該晶圓可提供 100nm 的 TTV、更好的幾何穩(wěn)定性和更高的熱導率

硅載體上的后一種工藝還允許硅載體重復使用，從而減少工藝步驟并降低擁有成本。EVG 的 Urhmann 表示：“我們使用了一種完全不同的釋放層，一種與前端兼容的無機層。但硅載體可以到處使用。所以現(xiàn)在你可以擁有與熔合鍵合配合使用的載體，你還可以攜帶混合鍵合晶圓或非常薄的器件、外延層。因此，它將整個產(chǎn)品組合擴展到前端傳輸，但并不局限于此。高精度意味著遠小于 100nm?！?/p>

這種發(fā)展也會影響可持續(xù)性?！八h(huán)和保持水清潔的成本很高，”他說?！把心ズ蛼伖鈺a(chǎn)生大量顆粒——甚至是納米顆?！虼诉^濾成本很高?！?/p>

“雖然人們經(jīng)常談?wù)撁鎸γ骀I合，但許多工藝都需要面對面鍵合，這意味著你首先需要將其放在載體上并將其變薄，然后將其轉(zhuǎn)移到另一個載體上，”他說?！耙虼?，你擁有薄的設(shè)備晶圓，然后如果需要減薄另一個載體晶圓，你就得犧牲兩片晶圓，這是不劃算的?！?/p>

直到最近，具有 HVM 能力的倒裝芯片鍵合機的對準公差為 ±3μm （3 sigma），但已降至 1μm （3 sigma）?！皩示鹊慕?jīng)驗法則是鍵合機必須是焊盤直徑的 0.1 至 0.25 倍，或 1μm 焊盤的 100 至 250nm，”Adeia 的 Mirkarimi 說道。最近，多家供應(yīng)商已經(jīng)開發(fā)并提供了具有亞微米精度的鍵合機，包括 BESI （BE Semiconductor） 和 Suss MicroTec?！氨M管 D2W HB 具有諸多優(yōu)勢，但它也面臨兩大組裝挑戰(zhàn)，”英特爾的 Feras Eid 及其同事表示。［2］ “首先是對準，目前甚至下一代鍵合設(shè)備都無法滿足 1μm 以下間距的貼裝要求。其次是吞吐量，即使在當今相對寬松的間距（例如 9μm）下，D2W HB 貼裝步驟也是整個 HB 流程中最慢且成本最高的步驟?！?/p>

因此，英特爾和其他公司正在探索拾取和放置的替代方案，例如流體自對準，它使用兩個芯片上的微小水珠和引導圖案來自對準結(jié)構(gòu)。［2］ 該工藝由 CEA-Leti 和英特爾聯(lián)合開發(fā)。重要的是，芯片到晶圓在 x、z 和 theta（旋轉(zhuǎn)）方向上可能會錯位。液體限制在特定條件下將芯片到晶圓的錯位降低到 200nm。雖然該工藝還不適合生產(chǎn)，但它有可能取代耗時的芯片放置，預(yù)計吞吐量將提高 10 倍。

盡管半導體行業(yè)已證明混合鍵合適用于各種應(yīng)用，但業(yè)界仍在不斷努力減少晶圓步驟數(shù)量和成本。雖然制造 AI 芯片的公司可以負擔得起更復雜的工藝，但為了讓該技術(shù)滲透到更便宜的系統(tǒng)中，它必須更簡單。

直接芯片到晶圓鍵合工藝比集體芯片到晶圓方法簡單得多，集體芯片到晶圓方法只將已知良好的芯片放置在重建的晶圓上，然后將其鍵合到另一晶圓上。然而，直接鍵合容易受到污染，因為芯片放置工具直接接觸敏感的鍵合表面，需要非常高的工具清潔度，甚至可能需要現(xiàn)場芯片清潔能力。