Altera S10 DDR校準問題分析

背景及問題描述

某客戶在使用 Altera 1SX165HU3F50E2VG 做 TCON 項目，其中使用到了 EMIF (DDR 控制器) + LVDS 兩個 IP，具體使用如下圖所示。DDR4 放置在 2C/2B Bank，LVDS 放置在 2F Bank，處于同一 column 位置。

在樣機測試中，當工程單獨使用 EMIF IP 時，DDR4 的 calibration 能夠成功；當工程加入 LVDS IP 后，DDR4 的 calibration 一直失敗，此時 LVDS IP 的參考時鐘端口是沒有時鐘信號；后續(xù)檢查中發(fā)現(xiàn)當接上外部板卡 “DTC PCB Board” 時，會有一個 LVDS_CLK 過來，最終給 LVDS IP 提供輸入?yún)⒖紩r鐘。此時發(fā)現(xiàn) calibration 能成功。

校準問題分析

EMIF 的 calibration 模塊是由 NIOS 控制的，其中 NIOS 是硬核，驅(qū)動 NIOS 的時鐘由片內(nèi)的晶振提供，所以 EMIF 的 calibration 是上電自啟動的，并不會受到干擾；正常情況下，LVDS 對于 EMIF 的校準是沒有影響才對。

如下圖所示，LVDS 模塊由 LVDS IP + IO PLL 組成，IO PLL 提供時鐘信號給到 LVDS IP。對兩種現(xiàn)象進行差別對比，如果 “DTC PCB Board” 不接，就沒有輸入時鐘給到 IO PLL，此時 PLL 就不會 locked，內(nèi)部校準自然不會成功。如果接了 “DTC PCB Board”，IO PLL 有了輸入時鐘，就會完成校準。

結(jié)論

以上操作都是影響 PLL 端的，該 PLL 與 EMIF 并無任何聯(lián)系，因此看不出 PLL 的校準不成功會影響到 EMIF 的校準不成功；但兩者同樣都是校準功能，似乎彼此之間也能存在某種聯(lián)系。

通過查找資料，發(fā)現(xiàn)該問題與 S10 器件的底層架構(gòu)有關(guān)，IO PLL 跟 EMIF 的 calibration 都是由該 column 上 I/O SSM (subsystem manager) 控制的；上電時芯片會先做一個 PLL 的自檢，因此對于 IO PLL 的校準會優(yōu)先于 EMIF 的校準。此時如果 PLL IP 沒有時鐘進來，由于沒有提供參考時鐘，IO PLL 的校準會失敗，芯片會停止對后面其他需要校準的單元進行校準，所以 EMIF 會出現(xiàn)校準失敗的現(xiàn)象，實際上 EMIF 并沒有做過校準操作。

解決方式

EMIF 出現(xiàn)校準失敗的原因是由于：當 PLL 與 EMIF 是在同一個 column 上時才會發(fā)生，因此規(guī)避的方法是在 IO PLL 里的 “Cascading” 選項下把 permit_cal 勾選出來，同時在 PLL 模塊接口給 permit_cal 賦值一個高電平信號：

當在 IO PLL IP 里使能這個選項后，IO PLL 的校準就會被延后，EMIF 的校準請求會被優(yōu)先響應(yīng)。所以這種情況下 EMIF 就能通過校準，可以正常使用。該問題目前只出現(xiàn)在帶有 IO SSM 模塊的 S10 器件，不帶 IO SSM 模塊的 A10 跟 C10GX 系列并無此問題。

總結(jié)

本文主要通過某客戶在使用 Altera S10 器件過程中遇到的問題，為大家分享關(guān)于 S10 DDR 校準問題的一些經(jīng)驗。欲了解更多 Altera 相關(guān)方案或技術(shù)信息，請與駿龍科技當?shù)氐霓k事處聯(lián)系，或發(fā)郵件至inquiry.cytech@macnica.com。