基于FPGA與USB 2.0的數(shù)據(jù)采集與實(shí)時傳輸方案

1.前言

隨著信息技術(shù)的飛速發(fā)展，各種數(shù)據(jù)的實(shí)時采集和處理在現(xiàn)代工業(yè)控制和科學(xué)研究中已成為必不可少的部分，尤其在信號測量、圖像處理、音頻信號處理等一些高速、高精度的測量中需要對高性能的數(shù)據(jù)采集技術(shù)。這就為數(shù)據(jù)采集設(shè)備的設(shè)計(jì)提出了兩個的要求:1）要求接口簡單靈活且有較高的數(shù)據(jù)傳輸率; 2）由于數(shù)據(jù)量通常都較大，要求主機(jī)能夠?qū)?shù)據(jù)做出快速響應(yīng)，并進(jìn)行實(shí)時分析、處理。

在基于軟件無線電的接收機(jī)架構(gòu)中，數(shù)字下變頻（DDC）技術(shù)起著非常重要的作用，也是軟件無線電的核心技術(shù)之一。數(shù)字下變頻位于模數(shù)轉(zhuǎn)換（ADC）之后，需要處理高速高容量的數(shù)據(jù)，因此難度較大，不容易實(shí)現(xiàn)。針對數(shù)字下變頻中的這一實(shí)際問題以及數(shù)據(jù)采集設(shè)備的兩個要求，本報(bào)告采用了一種基于FPGA與USB 2.0的數(shù)據(jù)采集與實(shí)時傳輸方案。

本文所研究的基于Spartan-6的高速數(shù)據(jù)采集、處理和實(shí)時傳輸系統(tǒng)，就是實(shí)現(xiàn)將寬帶中頻數(shù)字接收機(jī)輸出的高速正交IQ數(shù)據(jù)傳輸給FPGA去實(shí)現(xiàn)軟件無線電的后續(xù)信號處理算法。利用Cypress的EZ-USB FX2高速數(shù)據(jù)傳輸方案實(shí)現(xiàn)將基帶數(shù)據(jù)或者經(jīng)FPGA處理后輸出的數(shù)據(jù)進(jìn)行傳輸，并利用上位機(jī)軟件進(jìn)行上位機(jī)存儲和顯示。本文主要從系統(tǒng)的硬件設(shè)計(jì)和軟件設(shè)計(jì)兩個方面分別對高速數(shù)據(jù)采集模塊（寬帶中頻數(shù)字下變頻模塊）、高速數(shù)據(jù)傳輸模塊以及上位機(jī)軟件三個方面進(jìn)行詳細(xì)介紹。

2.系統(tǒng)總體方案設(shè)計(jì)

整個系統(tǒng)分成3個子模塊，分別是：（1）高速數(shù)據(jù)采集模塊（寬帶中頻數(shù)字下變頻模塊）；（2）高速數(shù)據(jù)實(shí)時處理和傳輸模塊；（3）上位機(jī)軟件模塊。整個系統(tǒng)框圖如圖1所示：

圖1 系統(tǒng)整體原理框圖

其中高速數(shù)據(jù)采集模塊與EZ-USB高速數(shù)據(jù)處理和傳輸模塊分別由對應(yīng)的硬件電路和軟件組成。上位機(jī)軟件模塊主要是利用Microsoft Visual2008軟件利用MFC進(jìn)行開發(fā)。系統(tǒng)整體硬件框圖如圖2所示：

圖2 系統(tǒng)硬件組成框圖

系統(tǒng)整體工作原理：首先高速數(shù)據(jù)采集模塊對70MHz中頻模擬信號進(jìn)行模數(shù)轉(zhuǎn)換，采樣速率為60MHz（基于帶通采樣定理），然后利用Atmel公司的高性能微控制器Atmega16A作為控制單元以異步控制方式對專用數(shù)字下變頻進(jìn)行設(shè)置和編程，實(shí)現(xiàn)將中心為70MHz的數(shù)字中頻信號搬移到數(shù)字基帶，基帶數(shù)據(jù)速率仍然為60MHz，因此需要對高速的數(shù)字基帶信號進(jìn)行抽取和濾波得到低速的數(shù)字基帶信號，抽取倍數(shù)可通過編程設(shè)置，抽取倍數(shù)越大得到的數(shù)字基帶信號速率就越小，低速的數(shù)據(jù)基帶信號再傳輸給FPGA實(shí)現(xiàn)基帶數(shù)據(jù)的碼元恢復(fù)，得到原始信息。EZ-USB既可以對數(shù)字基帶信號數(shù)據(jù)進(jìn)行實(shí)時數(shù)據(jù)采集和傳輸也可以對FPGA輸出的原始碼元信息進(jìn)行傳輸，最后通過USB2.0接口將這些數(shù)據(jù)傳輸?shù)缴衔粰C(jī)進(jìn)行數(shù)據(jù)實(shí)時存儲和顯示。

3.高速數(shù)據(jù)采集模塊（寬帶中頻數(shù)字下變頻模塊）

傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)往往采用單片機(jī)或數(shù)字信號處理器(DSP)作為控制器,控制模/數(shù)轉(zhuǎn)換器(ADC)、存儲器和其他外圍電路的工作。但由于單片機(jī)本身的指令周期以及處理速度的影響,其時鐘頻率較低,各種功能都要靠軟件的運(yùn)行來實(shí)現(xiàn),軟件運(yùn)行時間在整個采樣時間中占有很大的比例,效率較低,很難滿足系統(tǒng)對數(shù)據(jù)采集系統(tǒng)實(shí)時性和同步性的要求。基于DSP的數(shù)據(jù)采集系統(tǒng),雖然處理速度快,但成本較高,過于頻繁的中斷會使CPU的效率降低,響應(yīng)速度變差。近年來，基于FPGA的數(shù)據(jù)采集方案逐漸成為一種具有特殊優(yōu)勢的一種方案，其中最主要的一個優(yōu)點(diǎn)就是可以實(shí)現(xiàn)對數(shù)據(jù)的并行處理。另外還具有開發(fā)周期短,集成度高,功耗低,工作頻率高,設(shè)計(jì)費(fèi)用低,編程配置靈活等一系列優(yōu)點(diǎn)。

本報(bào)告中采用的高速數(shù)據(jù)采集與實(shí)時傳輸方案，主要包括以下幾個部分：1）高速數(shù)據(jù)采集以及數(shù)字下變頻處理部分；(2).高速數(shù)據(jù)傳輸部分；(3).上位機(jī)數(shù)據(jù)采集控制部分。系統(tǒng)首先將外部真實(shí)世界的模擬信號進(jìn)行數(shù)字化，然后將模數(shù)轉(zhuǎn)換器的高速數(shù)字信號進(jìn)行數(shù)據(jù)緩沖，然后將緩沖數(shù)據(jù)經(jīng)過數(shù)字下變頻處理后傳輸給FPGA，采用FPGA控制CY7C68013A實(shí)現(xiàn)高速數(shù)據(jù)實(shí)時傳輸與存儲，并進(jìn)行顯示。