上下拉電阻的使用方法

1.上、下拉電阻定義

上拉電阻是把一個信號通過一個電阻接到電源(Vcc)，下拉電阻是一個信號通過一個電阻接到地(GND)。

2.強(qiáng)上拉、弱上拉

強(qiáng)上拉、弱上拉的強(qiáng)弱只是上拉電阻的阻值不同，沒有什么嚴(yán)格區(qū)分。例如：50Ω上拉，一般成為強(qiáng)上拉；100kΩ上拉則稱為弱上拉。下拉也是一樣的。強(qiáng)拉電阻的極端就是0Ω電阻，即將信號線直接與電源或低相連接。

3.上、下拉電阻的作用

因?yàn)樯舷吕娮璧淖饔酶拍詈軐挿?，不用領(lǐng)域的使用方法也不同，常見使用方法整理如下：

3.1.維持輸入管腳是一個穩(wěn)態(tài)

芯片的管腳有三個類型，輸出（Output，簡稱O）、輸入（Input，簡稱I）和輸入輸出（Input/Output，簡稱I/O）。芯片的輸入管腳，輸入的狀態(tài)有三個：高電平、低電平和高阻狀態(tài)。高阻狀態(tài)，即管腳懸空，很可能造成輸入的結(jié)果是不定狀態(tài)，引起輸出震蕩。有些應(yīng)用場合不希望出現(xiàn)高阻狀態(tài)，可以通過上拉電阻或下拉電阻使管腳穩(wěn)定狀態(tài)。

3.2.三極管實(shí)現(xiàn)電平轉(zhuǎn)換電路的外圍電路

三極管屬于電流控制電流型元件，于MOS管不同，MOS管屬于電壓控制電壓型元件。三極管有三個工作區(qū)：截至區(qū)、放大區(qū)和飽和區(qū)。以NPN型三極管為例，BE之間那個跟箭頭很像一個二極管，其實(shí)BE之間就是一個二極管，BE的壓差（Ube）約為0.6V（實(shí)際大小與元器件型號有關(guān)。很多都說是0.7V，0.7V只是為例工程計(jì)算方便選取的一個比較接近范圍中心得電壓值，在鈴木雅臣《晶體管電路設(shè)計(jì)》中基射電壓是按照0.6V計(jì)算，在工程上并不會有太大差異）。當(dāng)Ube<0.6V時(shí)，BE間得等效二級管沒有導(dǎo)通，此時(shí)三極管處于截至狀態(tài)；隨著BE之間的電壓差上升，三極管進(jìn)入放大區(qū)，三極管處于放大區(qū)或飽和區(qū)時(shí)Ube=0.6V。這時(shí)BE之間的壓差不會隨著輸入的電壓變高而繼續(xù)增加，體現(xiàn)出二極管的特性，保持導(dǎo)通電壓。

三極管電平轉(zhuǎn)換電路

如上圖所示，輸入信號如果為3.3V電壓信號，三極管的BE電路等效于一個二極管。我們并不會把二極管兩端之接到電壓和GND之間，一般會串聯(lián)電阻，對電流進(jìn)行控制。

R1電阻輸入限流電阻，因?yàn)槿龢O管屬于電流控制元件，當(dāng)三極管屬于放大或飽和狀態(tài)時(shí)，Ube的電壓為0.6V，可以根據(jù)輸入電壓U計(jì)算基極Ib的電流，計(jì)算公示為Ib=（U-0.6）/R1，從公示可以看出，若不接限流單組R1，當(dāng)輸入電壓大于0.6V時(shí)，基極電流會非常大，從而燒毀三極管。需根據(jù)輸入電壓、三極管的特性進(jìn)行計(jì)算。如果該三極管的放大倍數(shù)為50（三極管的固有特性，在放大狀態(tài)集電極電流Ic的大小是基極電流Ib的倍）。

輸出電壓 Vout=Vcc-Ic*R2。通過這個公式，我們可以看出：Vcc 確定，上圖中 Vcc 為12V，Vout 在 Ic 為0時(shí)達(dá)到最大值12V（等于Vcc），由于是數(shù)字電路，Vout需要達(dá)到0V附近，實(shí)現(xiàn)低電平的效果。如果R2選定為1KΩ，很容易計(jì)算出 Ic 讓三極管達(dá)到飽和狀態(tài)的值，

三極管的導(dǎo)流能力有限，如果選定的三極管集電極的額定電流為500mA，那么 Ic 的最大值 Ic(max)=500mA 所以，R2的選值不能太小，避免Ic太大導(dǎo)致三極管燒毀。通過公式可以看出，集電極電阻越大越容易飽和，飽和區(qū)的現(xiàn)象是兩個PN結(jié)均正偏，Ic 不受 Ib的控制，因?yàn)?Vout 已經(jīng)接近 GND 了，不可能憑空產(chǎn)生負(fù)電壓。

如果，輸入電壓為3.3V，若要求設(shè)計(jì)時(shí)三極管處于飽和狀態(tài)，則 Ic(飽和)=12mA，那么Ib(min)=Ic(飽和)/=12mA/50=0.24mA，則基極限流電阻R1(max)=(3.3V-0.6V)/Ib(min)=11.25kΩ。若要求輸入3.3V時(shí)，三極管飽和，并且要求考慮三極管的放大系數(shù)、電阻、Vcc電壓的離散型、精度、波動等因素，需要留夠足夠的余量。于是，此時(shí)我們可能選擇R1為 1kΩ 的電阻讓三極管足夠飽和，另外 R1 的阻值也不能太小，需要考慮 Ib 的額定電流。R1、R2都不能太小的另一個原因是我們需要考慮功耗和節(jié)能。

3.3.OC、OD電路

對于 OC（Open Collector，集電極開路）、OD（Open Drain，漏極開路）電路上拉電阻的功能主要是為集電極開路輸出型電路提供輸出電流通道。有些芯片的輸出管腳，形成了三極管或MOSFET，電商沒有繼承上拉電阻到Vcc。

3.4.總線I/O接口上、下拉電阻

一些總線有輸入輸出接口，本質(zhì)就是OC或OD的接口。I2C（Inter Intergrated Circuit，內(nèi)部集成電路）總線就是典型的OD輸出結(jié)構(gòu)的應(yīng)用，典型的I2C電路都有上拉電阻。

3.5.增加輸出管腳的驅(qū)動能力

芯片的輸出掛角本身并不是OC、OD，但是有時(shí)也會增加一個上拉或下拉電阻，通過上拉或下拉來增加或減小驅(qū)動電流。

3.6.電平標(biāo)準(zhǔn)匹配

改變電平的電位，常用在TTL-CMOS匹配。當(dāng)TTL電路驅(qū)動CMOS電路時(shí)，若TTL電路輸出的高電平低于CMOS電路的最低電平(一般為3.5V)，這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平值。注意：上拉電阻的電阻值應(yīng)不低于CMOS電路的最低高電壓，同時(shí)要考慮TTL電路電流（如某端口最大輸入或輸出電流）的影響。

3.7.增強(qiáng)電路抗干擾能力

芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號的噪聲容限，增強(qiáng)抗干擾能力。長線傳輸中，電阻不匹配容易引起反射波干擾，加上、下拉電阻的電阻值匹配，能有小抑制反射波干擾。提高總線的抗電磁干擾能力，管腳懸空就比較容易受外界的電磁干擾。

4.吸電流、拉電流、灌電流定義

拉電流：主動輸出電流，是從輸出口輸出電流。

灌電流：被動輸入電流，是從輸出端口流入吸電流。

吸電流：吸是主動吸入電流，是從輸入端口流入吸電流和灌電流就是從芯片外電路通過引腳流入芯片內(nèi)的電流，區(qū)別在于吸收電流是主動的，從芯片輸入端流入的叫吸收電流(即吸電流)。

拉電流是數(shù)字電路輸出高電平給負(fù)載提供的輸出電流，灌電流時(shí)輸出低電平時(shí)外部給數(shù)字電路的輸入電流，它們實(shí)際就是輸入、輸出電流能力；吸電流是對輸入端（輸入端吸入）而言的,而拉電流（輸出點(diǎn)流出）和灌電流（輸出端被灌入）是相對輸出端而言的。

5.上拉電阻阻值選擇原則

1）從節(jié)約功耗及芯片的灌電流能力考慮，電阻值應(yīng)當(dāng)足夠大。電阻越大，電流越小。

2）從確保足夠的驅(qū)動電流考慮，電阻值需要足夠小。電阻值越小，電流越大。

3）對于高速電路，過大的上拉電阻可能邊沿變平緩。需要電阻與電容形成RC濾波電路，影響信號的高頻分量的傳輸。

4）驅(qū)動能力與功耗的平衡。以上拉電阻為例，一般來說，上拉電阻越小，驅(qū)動能力越強(qiáng)，但功耗越大，設(shè)計(jì)時(shí)應(yīng)注意二者之間的平衡。

5）下級電路的驅(qū)動需求。同樣以上拉電阻為例，當(dāng)輸出高電平時(shí)，開關(guān)管斷開，上拉電阻應(yīng)適當(dāng)選擇以能夠向下級電路提供足夠的電流。

6）高低電平的設(shè)定。不同電路的高低電平的門檻電平會有所不同，電阻應(yīng)適當(dāng)設(shè)定以確保能輸出正確的電平。以上拉電阻為例，當(dāng)輸出低電平時(shí)開關(guān)管導(dǎo)通，上拉電阻和開關(guān)管導(dǎo)通電阻分壓值應(yīng)確保在零電平門檻之下。

7）頻率特性。以上拉電阻為例，上拉電阻和開關(guān)管漏源極之間的電容和下級電路之間的輸入電容會形成RC延遲，電阻越大，延遲越大。上拉電阻的設(shè)定應(yīng)考慮電路在頻率方面的需求。