協(xié)處理器的介紹及應(yīng)用

協(xié)處理器是什么

協(xié)處理器（coprocessor），一種芯片，用于減輕系統(tǒng)微處理器的特定處理任務(wù)。

協(xié)處理器，這是一種協(xié)助中央處理器完成其無法執(zhí)行或執(zhí)行效率、效果低下的處理工作而開發(fā)和應(yīng)用的處理器。這種中央處理器無法執(zhí)行的工作有很多，比如設(shè)備間的信號傳輸、接入設(shè)備的管理等；而執(zhí)行效率、效果低下的有圖形處理、聲頻處理等。為了進行這些處理，各種輔助處理器就誕生了。需要說明的是，由于現(xiàn)在的計算機中，整數(shù)運算器與浮點運算器已經(jīng)集成在一起，因此浮點處理器已經(jīng)不算是輔助處理器。而內(nèi)建于CPU中的協(xié)處理器，同樣不算是輔助處理器，除非它是獨立存在。

特定處理任務(wù)

例如，數(shù)學(xué)協(xié)處理器可以控制數(shù)字處理；圖形協(xié)處理器可以處理視頻繪制。例如，intel penTIum 微處理器就包括內(nèi)置的數(shù)學(xué)協(xié)處理器。

內(nèi)核相連

協(xié)處理器可以附屬于ARM處理器。一個協(xié)處理器通過擴展指令集或提供配置寄存器來擴展內(nèi)核處理功能。一個或多個協(xié)處理器可以通過協(xié)處理器接口與ARM內(nèi)核相連。

協(xié)處理器可以通過一組專門的、提供load-store類型接口的ARM指令來訪問。例如協(xié)處理器15（CP15），ARM處理器使用協(xié)處理器15的寄存器來控制cache、TCM和存儲器管理。

擴展指令集

協(xié)處理器也能通過提供一組專門的新指令來擴展指令集。例如，有一組專門的指令可以添加到標(biāo)準(zhǔn)ARM指令集中，以處理向量浮點（VFP）運算。

這些新指令是在ARM流水線的譯碼階段被處理的。如果在譯碼階段發(fā)現(xiàn)是一條協(xié)處理器指令，則把它送給相應(yīng)的協(xié)處理器。如果該協(xié)處理器不存在，或不認(rèn)識這條指令，則ARM認(rèn)為發(fā)生了未定義指令異常。這也使得編程者可以用軟件來仿真協(xié)處理器的行為（使用未定義指令異常服務(wù)子程序）。

內(nèi)部結(jié)構(gòu)

協(xié)處理器80x87的內(nèi)部結(jié)構(gòu)如圖所示。它可分為二個主要部分：控制部件（CU）和數(shù)值執(zhí)行部件（NEU）。

控制部件（CU）把協(xié)處理器接到CPU的系統(tǒng)總線上，協(xié)處理器和CPU都監(jiān)視正在執(zhí)行的指令流。如果當(dāng)前將要執(zhí)行的指令是協(xié)處理器指令（即：ESCape指令），那么，協(xié)處理器會自動執(zhí)行它，否則，該指令將交給CPU來執(zhí)行。

數(shù)值執(zhí)行部件（NEU）復(fù)制執(zhí)行所有的協(xié)處理器指令，它有一個用8個80位的寄存器組成的堆棧，該堆棧用于以擴展精度的浮點數(shù)據(jù)格式來存放數(shù)學(xué)指令的操作數(shù)和運算結(jié)果。在協(xié)處理器指令的執(zhí)行過程中，要么指定該堆棧寄存器中的數(shù)據(jù)，要么使用壓棧/出棧機制來從棧頂存放或讀取數(shù)據(jù)。

在NEU部件中，還有一些記錄協(xié)處理器工作狀態(tài)的寄存器，如：狀態(tài)寄存器、控制寄存器、標(biāo)記寄存器和異常指針寄存器等。有關(guān)這些寄存器的作用將在后面給予分別介紹。

intel協(xié)處理器有什么用

協(xié)處理器在超級計算機領(lǐng)域嶄露頭角，與中國合作的天河二號繼續(xù)霸占全球No.1寶座，Intel近日又披露了 下一代產(chǎn)品“Knights Landing”的更多技術(shù)細(xì)節(jié)，進步之大令人震驚。

現(xiàn)在的Xeon Phi只是協(xié)處理器，需要做成PCI-E擴展卡的樣式，搭配Xeon E6-2600/v2系列中央處理器才能運作，只是起到加速作用。

幸運的是，Xeon Phi雖然基于新的IMC眾核架構(gòu)，但本質(zhì)上依然是x86，所以同樣可以扮演中央處理器的角色，原生運行操作系統(tǒng)。

Intel披露說，Knights Landing將有協(xié)處理器、主處理器兩種樣式供選擇，其中后者可安裝在標(biāo)準(zhǔn)的服務(wù)器機架內(nèi)，完全原生運行各種程序，而不需要專門的協(xié)處理器，這將大大簡化編程難度，消除內(nèi)存、PCI-E、網(wǎng)絡(luò)之間數(shù)據(jù)轉(zhuǎn)移的延遲，進而提升性能。

制造工藝也會從22nm進步到最新的14nm，更有利于縮小內(nèi)核面積、擴大計算規(guī)模、降低整體功耗。

特別是在內(nèi)存配置方面，Knights Landing會提供三種不同的方式，同時只需標(biāo)準(zhǔn)的內(nèi)存編程模型即可，不像其它百億億次超高性能計算的概念設(shè)計那樣還得開發(fā)特定的代碼。

Knights Landing的主處理器版本會在內(nèi)部整合封裝高帶寬的內(nèi)存緩沖（膠水式而非原生），再搭配外部的DDR3、DDR4內(nèi)存，將極大地提升內(nèi)存密集型應(yīng)用的性能。

根據(jù)今年早些時候泄露的一張幻燈片，Knights Landing將在2015年初發(fā)布，支持AVX 3.1指令集、DDR4內(nèi)存、PCI-E 3.0總線。

具體性能暫時沒有官方數(shù)據(jù)，據(jù)說雙精度浮點速度可以提升到大約3TFlops，能效折合14-16GFlops/W，而現(xiàn)在的Knights Corner只有大約1TFlops、4-6GFlops/W。

不過這比起GPU來說還是有些弱，比如NVIDIA的開普勒現(xiàn)在就有5.7GFlops/W，下一代麥克斯韋可達8-16GFlops/W。