采用包含增益驅(qū)動(dòng)級(jí)，實(shí)現(xiàn)了全片集成的放大器設(shè)計(jì)方案

1 引言

射頻功率放大器是無(wú)線發(fā)射機(jī)中的核心模塊之一，也是無(wú)線收發(fā)機(jī)*耗最大的模塊，為了 降低功耗，延長(zhǎng)電池壽命，要求它具有高效和大功率輸出。隨著硅CMOS 工藝的不斷改進(jìn)，采用 標(biāo)準(zhǔn)CMOS 工藝實(shí)現(xiàn)高性能的功率放大器是當(dāng)今射頻電路向尺寸更小、價(jià)格更低以及全片集成方 向發(fā)展的必然趨勢(shì)，科研工作者們?cè)谙嚓P(guān)理論研究以及電路性能的改進(jìn)方面做了大量工作[1~5]。 本文基于0.18μm CMOS 工藝，主要從高效率和集成化的角度優(yōu)化考慮，設(shè)計(jì)實(shí)現(xiàn)了一個(gè)工作頻 率在2.4GHz 處的兩級(jí)全集成E 類開(kāi)關(guān)模式功率放大器，獲得較好的仿真效果。

2 工作原理

圖1 給出了標(biāo)準(zhǔn)E 類功率放大器工作原理電路。其中，扼流電感 L1 阻止交流信號(hào)通過(guò)，并 給晶體管提供直流電流。 L2 、 C2 組成一個(gè)串聯(lián)諧振網(wǎng)絡(luò)，以使流過(guò)該網(wǎng)絡(luò)的電流為理想的正弦 信號(hào)，所有諧波成分都被濾除。并聯(lián)接地電容 C1 由兩部分組成，一部分是晶體管的寄生電容，另 一部分是實(shí)際引入的電容。驅(qū)動(dòng)電壓過(guò)驅(qū)動(dòng)使得晶體管M1 可近似作為開(kāi)關(guān)來(lái)使用，當(dāng)它導(dǎo)通時(shí)，晶體管上壓降為零；而當(dāng)它截止時(shí)，流過(guò)晶體管的電流為零。E 類功率放大器正是通過(guò)對(duì)開(kāi)關(guān)上 的電壓整形，使得在開(kāi)關(guān)導(dǎo)通瞬間，開(kāi)關(guān)上的電壓和電壓變化斜率都近似為零，從而達(dá)到減小開(kāi) 關(guān)損耗，提高效率的目的。通常電路元件參數(shù)可由以下公式大致確定[6]：

其中，Q為電路品質(zhì)因數(shù)，ω 為工作頻率， dc V 、dc I 為漏端電壓、電流， RL 為獲得所需功率out P 而將終端50Ω 電阻進(jìn)行阻抗變換得到的匹配電阻。

3 電路設(shè)計(jì)與分析

通常情況，單級(jí)功率放大器增益僅為 10dB 左右，需要增加高增益的驅(qū)動(dòng)級(jí)來(lái)提高整體功放 的增益。因此，功率放大器設(shè)計(jì)一般就分為功率輸出級(jí)、輸出匹配、增益驅(qū)動(dòng)級(jí)、級(jí)間匹配、輸 入匹配等部分。圖2 為本文基于這種結(jié)構(gòu)思想、采用0.18μm CMOS 工藝設(shè)計(jì)實(shí)現(xiàn)的兩級(jí)全集成 E 類開(kāi)關(guān)模式功率放大器的具體電路，其中驅(qū)動(dòng)級(jí)為準(zhǔn)F 類，輸出級(jí)為E 類。

3.1 功率輸出級(jí)

功率輸出級(jí)采用工作原理中介紹的標(biāo)準(zhǔn) E 類功率放大器結(jié)構(gòu)，這種直接由M3 管構(gòu)成的共源 結(jié)構(gòu)能夠充分利用電源電壓的幅度，提高輸出電壓擺幅。由于E 類功率放大器的漏端最高電壓可 能升高到3.6Vd 2 [1]，為保證MOS 管不被擊穿，電路選用2V 電壓供電。功率輸出級(jí)是射頻功率 放大器中最關(guān)鍵的一級(jí)，它的性能特性包括輸出功率、效率等將直接影響整個(gè)放大器的性能。晶 體管必須選取在最小電壓降時(shí)至少可以提供dc I 大小的直流電流，且工作在線性區(qū)。同時(shí)，還得 對(duì)該晶體管的輸出功率和效率進(jìn)行掃描*估，以確保選取的晶體管可以達(dá)到預(yù)設(shè)計(jì)的性能指標(biāo)要 求。我們?cè)谠O(shè)計(jì)過(guò)程中的經(jīng)驗(yàn)表明，通過(guò)負(fù)載牽引（Load-Pull）技術(shù)能有效的預(yù)測(cè)輸出晶體管的 輸出功率和效率，并在整體電路設(shè)計(jì)好后這兩項(xiàng)指標(biāo)還會(huì)有所提高。

3.2 輸出匹配網(wǎng)絡(luò)

通常電路終端接的是 50Ω 的電阻，為獲得理想的輸出功率由公式(1)計(jì)算得到的實(shí)際負(fù)載 RL 通常比較小，需要阻抗變換。輸出匹配網(wǎng)絡(luò)的目的就是提供器件的輸出端到負(fù)載阻抗之間的最大 功率傳輸所需要的阻抗。為了最小化無(wú)源器件和有效濾除高次諧波分量，電路選用如圖3 線框中 所示的L 型低通阻抗匹配結(jié)構(gòu)。這樣， L 型低通阻抗變換電路電感 L3 便可與功率輸出級(jí)的串聯(lián) 諧振電感 L2 合二為一成電感L2&3 ，從而有效減少片上電感所占據(jù)的芯片面積。由于功率放大器 工作頻率較高，使得晶體管阻抗特性的各參數(shù)受到工作頻率、輸入電平、輸出端負(fù)載阻抗、電源 偏置以及溫度等的影響。功率放大器晶體管的阻抗一般來(lái)講是一個(gè)復(fù)數(shù)，并且不僅會(huì)隨著頻率的 變化而變化，還會(huì)隨輸出信號(hào)的電壓和電流而變化，這樣輸出級(jí)與天線之間的阻抗變換網(wǎng)絡(luò)的實(shí) 現(xiàn)就比較困難。在設(shè)計(jì)中，輸出阻抗變換網(wǎng)絡(luò)我們采用Load-Pull 技術(shù)來(lái)獲取最佳負(fù)載阻抗，然 后根據(jù)該阻值利用Smith 圖解設(shè)計(jì)工具便可獲得低通阻抗匹配元件的具體參數(shù)。

3.3 增益驅(qū)動(dòng)級(jí)

增益驅(qū)動(dòng)級(jí)采用由 M1、M2 組成的共源共柵（Cascode）結(jié)構(gòu)加兩個(gè)諧振網(wǎng)絡(luò)一起構(gòu)成的準(zhǔn) F 類放大器模式。共源共柵結(jié)構(gòu)可以有效降低Miller 電容的影響，提高輸入-輸出之間的隔離度。 兩個(gè)諧振網(wǎng)絡(luò)中： Cd1 和L d1 構(gòu)成的諧振器調(diào)諧在ω 處, Cd 3 和Ld 3 構(gòu)成的諧振器調(diào)諧在3ω 處。 通過(guò)適當(dāng)?shù)卣{(diào)諧這四個(gè)參數(shù),確保諧振網(wǎng)絡(luò)對(duì)二次諧波短路，輸出電路為基波和三次諧波疊加， 從而獲得E 類放大器所需的近似方波驅(qū)動(dòng)信號(hào)。在電路性能測(cè)試中我們發(fā)現(xiàn)，由于準(zhǔn)F 類放大器 結(jié)構(gòu)的開(kāi)關(guān)電壓峰峰值可達(dá)到2Vd1，因此增益驅(qū)動(dòng)級(jí)的電源電壓可以大大降低，從而可以有效減 少整個(gè)電路的直流功耗，提高電路的整體效率。

3.4 級(jí)間匹配網(wǎng)絡(luò)

級(jí)間匹配網(wǎng)絡(luò)需要匹配前一級(jí)器件的輸出阻抗和后一級(jí)器件的輸入阻抗，應(yīng)選擇高增益的級(jí) 間拓?fù)?，并?shí)現(xiàn)平坦的增益響應(yīng)。級(jí)間匹配還應(yīng)具備級(jí)間隔直流功能，通常加入隔直電容Cd 。 電路并聯(lián)電感 Lm 可使功率輸出級(jí)輸入端看到的MOS 管寄生電容Cm 減小，從而提高電壓傳輸效 率[5]。級(jí)間匹配等效電路如圖4 所示，從增益驅(qū)動(dòng)級(jí)輸出端看到的等效阻抗為：

增益驅(qū)動(dòng)級(jí)的方波信號(hào)是由基波和三次諧波疊加而成，因此通過(guò)公式（5）要確保增益驅(qū)動(dòng) 級(jí)輸出端看到的三次諧波和基波等效阻抗必須具有相同的容性或感性，否則會(huì)由于相位相反無(wú)法 形成方波。此外，測(cè)試中我們還發(fā)現(xiàn)Cd 值對(duì)傳輸效率影響比較敏感，為提高電壓傳輸效率， Cd 一般需要取較大值。

4 仿真分析

本設(shè)計(jì)基于0.18μm CMOS 工藝，充分考慮了片上電感品質(zhì)因數(shù)不高、電感值較小和占有面 積較大的局限條件下，實(shí)現(xiàn)了電路的全片集成。在2V 電源電壓條件下利用ADS2005A 進(jìn)行仿真， 仿真結(jié)果如圖5 所示。

當(dāng)電流Id 趨于零時(shí)電壓Vd達(dá)到峰值，而當(dāng)電流Id 達(dá)到峰值時(shí)電壓Vd趨于零，這與理想E 類開(kāi)關(guān) 模式功率放大器的輸出目標(biāo)基本吻合，從而實(shí)現(xiàn)電路較大功率和較高效率的輸出。圖(d)表明，電 路在輸入功率為-10dBm 時(shí)的輸出功率約為21.5dBm，功率附加效率達(dá)到了57.69%的較好結(jié)果， 相應(yīng)功率增益為31dB。

在性能仿真過(guò)程中我們發(fā)現(xiàn)，電路各級(jí)的阻抗匹配對(duì)電路的影響都非常大，阻抗匹配是電路 設(shè)計(jì)成敗的關(guān)鍵。采用Load-Pull 技術(shù)是獲取最佳輸出匹配負(fù)載和預(yù)測(cè)晶體管輸出功率和效率的 有效且便捷的手段。此外，輸出晶體管尺寸對(duì)整體電路的輸出功率和效率有著密切的聯(lián)系，存在 最佳尺寸，使得電路主要性能達(dá)到最優(yōu)化，但相應(yīng)對(duì)電路的工作條件如驅(qū)動(dòng)級(jí)電源電壓等的要求 更高，因此需要折中考慮。

5 結(jié)論

本文的創(chuàng)新點(diǎn)在于在輸入匹配晶體管柵-源間并接電容 Cp 極大的提高了在片電感選擇的靈 活性；同時(shí)采用準(zhǔn)F 類放大器作為驅(qū)動(dòng)級(jí)，獲得了E 類功率放大器所需要的方波驅(qū)動(dòng)信號(hào)。本文 設(shè)計(jì)的E 類開(kāi)關(guān)模式功率放大器達(dá)到了全集成、高效、大功率輸出的目的，與國(guó)內(nèi)外設(shè)計(jì)相比達(dá) 到先進(jìn)水平[3-5]。隨著CMOS 工藝和電感工藝的不斷改進(jìn)，由該技術(shù)實(shí)現(xiàn)的功率放大器在未來(lái)無(wú) 線通信領(lǐng)域必將有著廣泛的應(yīng)用前景。