運放中的那些坑——第二篇

做1pps驅(qū)動電路，要求上升沿≤5ns，FPGA輸出的信號用運放跟隨增強驅(qū)動后，發(fā)現(xiàn)上升沿達不到要求。為什么呢？因為沒有考慮到一個重要的指標，壓擺率。壓擺率是指：輸入為階躍信號時，閉環(huán)放大器的輸出電壓時間變化率的平均值。即輸入一個理想的階躍信號，輸出會是一個帶斜率信號，這個信號的爬升速率就是壓擺率。

看一下這個運放的壓擺率：

根本達不到要求啊，5ns只能爬升20mV，所以，上升沿根本達不到設計需求。怎么辦呢？后期飛線增加了一個脈沖增強電路。

脈沖增強電路C4和R4，相當于一個微分電路C4和RL（當C x RL遠小于壓擺率時間）加一個直流電阻R4，使得負載RL上的信號邊沿變得更加陡峭。分析一下：

a.電容C4與RL形成分壓電路，根據(jù)下圖的計算公式，C4上電壓的變化率等于RL上的電壓值。

b.那么假設電容電壓變化率在0-τ范圍內(nèi)是幾乎不變化的，那么負載RL上面的電壓也是幾乎不變的，一旦電容開始充電（電壓發(fā)生變化），負載RL的電壓就上升到頂點。記為波形1，如下圖。

c.然后在電容充電結(jié)束后開始下落，為了解決沒有變化率就沒有電壓的問題，增加一個直流電阻R4維持波形，它是一個直通波形，也就是原始波形，記為波形2。

d.兩個波形合在一起后，由于波形1，波形2的上升沿得到極大增強，從而使得合成波形上升沿得以改善。

7、運放十坑之七——電流反饋型運放的反饋電阻

為了擴大外部驅(qū)動能力，一般會在最后一級增加一個跟隨電路，選擇電流反饋運放-CFA增加運放的輸出帶寬。好簡單哦，可惜你就是調(diào)不出來。還是先看圖吧。好簡單哦，可惜你就是調(diào)不出來。還是先看圖吧。

什么電源軌、共模輸入范圍、增益積帶寬、帶載能力、壓擺率。。。我全都考慮了啊，還是不對呢？

因為，CFA和VFA（電壓反饋運放）不一樣，讀書時學的運放，基本上老師都是拿VFA進行舉例和講解。下圖是CFA運放的模型：

它與VFA區(qū)別是，輸入端不再是兩個都虛斷，反相輸入電阻Z_B是個非常小的值，但又絕對不能認為是零；它的開環(huán)增益Gout不再是非常大，而是約等于1；它的跨阻Z可以認為是無窮大。

因此，CFA的跟隨電路的電路模型如下：

解出Aβ等于：

它的閉環(huán)增益是：

當沒有反饋電阻ZF的時候，A約等于1，ZF趨近于0，Aβ趨近于無窮，增益趨近于0，和想要的跟隨電路完全不一樣，也就是網(wǎng)上常說的“CFA不加反饋電阻就沒信號”。（沒找到這句話，忘記是在哪里看到的了，只能看下CFA手冊上對反饋電阻的介紹）

因此，要增加一個反饋電阻，電路就會正常工作了。

PS：上面推導計算有技巧，只能從Aβ進行計算推導，因為CFA的計算前提是反相輸入電阻Z_B是個非常小的值；它的跨阻Z可以認為是無窮大，所以，要在求極限是找到一個單一變量，如果按照最終表達進行求極限，一個函數(shù)，三個變量（Z_F趨近于0，Z_B趨近于0，Z趨近于無窮），沒法玩，如下圖。

8、運放十坑之八——失效的AD620

在我讀大學的年代，儀用放大器絕對是一個高X格的詞語，在那個還常見三運放搭差分運放的年代，儀放是超高共模抑制比、高溫度穩(wěn)定性的代名詞，正相反相兩個電壓差一減，就得到了結(jié)果，這絕對是一個采集EEG信號（腦電波(Electroencephalogram,EEG)是一種使用電生理指標記錄大腦活動得方法）的好東西啊。

由于EEG信號幅度很小，加上前級放大，也不過1V左右，因此，屢試不爽也沒什么問題。后來要做一個工業(yè)現(xiàn)場信號檢測，就不正常了。還是先看圖吧：

采集4-20mA電流，得到1V-5V電壓差，放大2倍后進入后級ADC。為了防止電阻功耗過高，R128，R129，R130三個電阻采用了并聯(lián)取值的方式，最終取到了250Ω這個值。

分析一下，正相輸入端2V-10V，符合器件輸入范圍（VCC-1.4V），反相輸入端1V-5V，我加了負電，那更是符合了；然后看放大倍數(shù)2倍，Vmax=10V，也符合器件輸出范圍（VCC-1.4V）；電源、放大倍數(shù)、去耦等等都沒有問題。這是一個顯得沒有任何錯誤的原理圖，但是實際上，它會在高輸入電壓值時發(fā)生錯誤。

看下儀放的內(nèi)部原理，就明白了（這里選一個手上有的資料，非AD620的內(nèi)部原理，其實儀放原理都差不多）

正相輸入電壓和反相輸入電壓體現(xiàn)在儀放內(nèi)部的R2處，而真正進行輸出的電壓，是由V1out和V2out體現(xiàn)的，換一句話說，最終增加的電壓值平分為兩份，一份由V1out提供，它會比V1高，另外一份由V2out提供，它會比V2低。

再看原理圖，在20mA的時候，Vin+達到了10V，Vin-是5V，放大2倍，在儀放內(nèi)部需要將Vin+放大到12.5V。這已經(jīng)超過了儀放供電電壓，因此，是絕對不可能正常工作的。

9、運放十坑之九——ADC的采樣時間被運放拖累

ADC采集信號，信號穩(wěn)定的時候，很準確；信號變化的時候，數(shù)據(jù)不穩(wěn)定。當然了，ADC有采樣時間，軟件工程師也知道，他采了10次，只取后5次，但是數(shù)據(jù)還是有不穩(wěn)定的狀態(tài)。讓硬件來看電路，硬件工程師說，電路當然沒有問題了，全是從別人那里扣來的，怎么在我這就有問題了？

先看ADC的指標Tcycmin=500ns和Tacqmin=80ns，這是顆SAR型ADC，速度能上Mbps，還算挺快的。所以，它連續(xù)采樣10次，所用時間也才10μs左右。

而運放從信號輸入到輸出，并不是一個無延時的過程，而是一個有延時還帶震蕩的過程，同時，這個過程的時間還會因為后級線路的PCB設計而增大。如下圖：

看一下運放的指標，當4V時，達到0.01%，時間為5.1μs，此時帶來的波動誤差是0.4mV，而在4V范圍內(nèi)，一個16位ADC的1LSB為0.06mV。誤差可以吃掉6,7個碼字，如果再加上分布電容和走線電阻，這個時間會進一步增加，使得后級穩(wěn)定時間增長，從而導致誤差變得更加的大。

后來，軟件工程師調(diào)低了采樣率，增加了采集時間，問題得以解決。

10、運放十坑之十——被遺忘的功耗

做過一款板卡，功耗要求很嚴格，因此，設計完成后，就畫了電源樹，計算了每個器件的功耗，沒有超，然后投版，調(diào)試，一上電，功耗超標。

后面一檢查，發(fā)現(xiàn)是運放功耗計算的時候出現(xiàn)了問題，下圖這樣的運放電路用了5個。

由于是直流驅(qū)動，在計算的時候，只考慮了運放本身的靜態(tài)功耗，PD=15V x 4.2mA =63mW，按照最大靜態(tài)功耗來考慮，功耗余量還綽綽有余。

實際上，忽略了一個重要的功率消耗點：運放供電電壓15V到輸出電壓（1V-4.5V）之間的電壓差，全部在運放里面消耗了，按照最大壓差計算，一個電路就消耗140mW。這種耗散功率，以前從來沒有考慮過，所以，全部都選擇性的忽略了，當遇到功耗要求緊張的需求時，問題就暴露出來了。

后面改版的時候，選擇了低電壓給運放供電，減少了耗散功耗，滿足了指標要求。