關于愛普生半導體

愛普生的三大核心技術

憑借我們的三項核心技術——大幅降低待機電流的低漏電流工藝技術、高效利用電源的系統(tǒng)算法和為低功耗優(yōu)化設計的模擬IP，愛普生為客戶提供了開發(fā)超出其預期的應用程序的解決方案。

從您的產品開發(fā)之初到批量生產，我們都能最及時地提供設計最佳的產品、信息和服務。我們相信，在您產品周期的各個階段，我們的支持將使您的下一個產品采用愛普生設備。

低漏電流工藝-顯著降低待機電流的工藝技術

自近40年前我們首次開發(fā)用于手表的CMOS LSI以來，我們一直在接受降低待機電流的挑戰(zhàn)。從那時起，我們積累的技術被用于各種先進的LSI設備，例如時鐘IC，其待機電流已降低到以前設備的1%。降低待機電流是高集成LSI和SoC器件的關鍵問題。例如，通過將定時器和喚醒電路與SoC隔離，可以將設備的待機電流降低到納安級別。愛普生憑借其獨特的低漏電流工藝技術，滿足了客戶大幅降低待機電流的需求。

環(huán)保電力算法-高效利用系統(tǒng)電力的算法

愛普生先進的LSI旨在最大限度地降低功耗。我們提供硬件和軟件解決方案，以最大限度地提高客戶整個系統(tǒng)的能效。例如，USB控制器通過優(yōu)化數(shù)據(jù)分區(qū)來減少CPU負載。網絡控制器通過處理網絡協(xié)議將功耗降至最低。觀察IC以最佳時鐘頻率驅動，并以最小功率運行。為了提高整個系統(tǒng)的電源效率，愛普生利用其在提高電源利用率方面的強大專業(yè)知識提供了優(yōu)化的算法。我們的服務最大限度地減少了客戶開發(fā)新產品的資源，縮短了上市時間。

低功耗模擬IP-由最終低功耗驅動的模擬IP

我們花了數(shù)年時間開發(fā)降低模擬電路功耗的獨特技術。這項工作始于我們的手表CMOS LSI，并繼續(xù)開發(fā)各種低功耗管理IP，如DC/DC、LDO、檢測器和SWReg，以及低功耗模擬IP，如ADC、PLL和實時時鐘。通過組合多個模擬IP，我們實現(xiàn)了移動設備不可或缺的低功耗操作。我們的低功耗模擬IP通過實現(xiàn)更短的上市時間和低功耗產品，為您提供戰(zhàn)略和競爭優(yōu)勢。