存內(nèi)計算芯片研究進(jìn)展及應(yīng)用

存算一體技術(shù)發(fā)展歷程

存算一體包括近存計算與存內(nèi)計算，其概念最早在1969年被提出[9,10]，后續(xù)各國學(xué)者在電路、算法、計算架構(gòu)、操作系統(tǒng)、系統(tǒng)應(yīng)用等層面開展了一系列相關(guān)研究。例如， 1997年，文獻(xiàn)[11]展示了一種智能內(nèi)存(Intelligent RAM)方案，其將處理器和DRAM集成在單顆芯片上，算力可達(dá)到當(dāng)時最先進(jìn)的Cray向量處理器(Cray T-90)的5倍。 1999年，文獻(xiàn)[12]提出了一種嵌入計算功能的靈活內(nèi)存(FlexRAM)方案，仿真結(jié)果表明該芯片架構(gòu)可使計算性能提升25～40倍。但是，早期由于缺少大數(shù)據(jù)
處理的應(yīng)用需求，加之芯片的制造成本昂貴、設(shè)計復(fù)雜，存算一體技術(shù)多年來僅停留在研究階段。
2015年以來，由于摩爾定律的逐漸失效與馮.諾依曼架構(gòu)的局限性越來越明顯，加之大數(shù)據(jù)應(yīng)用的驅(qū)動，工藝水平的不斷提高，存算一體技術(shù)重新受到關(guān)注，并成為研究熱潮。例如，在2017年微處理器頂級年會(Micro2017)上，眾多高校和企業(yè)都推
出了他們的存算一體芯片或系統(tǒng)原型[13–15]，包括蘇黎世聯(lián)邦理工學(xué)院、加利福尼亞大學(xué)圣巴巴拉分校、英偉達(dá)、英特爾、微軟、三星等。 2019年，文獻(xiàn)[16]提出的SRAM存算一體芯片可實現(xiàn)二值權(quán)重的神經(jīng)網(wǎng)絡(luò)卷積計算。 2020年，文獻(xiàn)[17]展示了一
款ReRAM存算一體芯片，在降低計算延遲的同時大幅提升能效。 2021年，文獻(xiàn)[18]提出三值DRAM存算一體架構(gòu)實現(xiàn)神經(jīng)網(wǎng)絡(luò)運(yùn)算加速。 2022年，文獻(xiàn)[19]提出了多芯粒的存算一體集成芯片。文獻(xiàn)[20–24]基于SRAM/ReRAM發(fā)表了一系列存算一體器件、芯片與系統(tǒng)相關(guān)的研究成果。迄今，基于SRAM,DRAM, Flash, ReRAM, PCM, FeFET, MRAM等各類存儲介質(zhì)，涌現(xiàn)出了一系列相關(guān)研究工作[25–38]，
存算一體芯片研究百花齊放，如圖2所示。特別地， 2021-2022年，被譽(yù)為芯片領(lǐng)域奧林匹克的頂級國際會議ISSCC收錄了存算一體相關(guān)論文20余篇，研究單位包括三星、臺積電、麻省理工學(xué)院、普林斯頓大學(xué)、清華大學(xué)、北京大學(xué)、復(fù)旦大學(xué)、
中國科學(xué)院大學(xué)等國際頂尖高校和企業(yè)。
雖然基于各類存儲介質(zhì)的存算一體芯片研究百花齊放，但是各自在大規(guī)模產(chǎn)業(yè)化之前都仍然面臨一些問題和挑戰(zhàn)。更具體地， SRAM工藝成熟，且微縮性好；但是屬于易失性存儲器(掉電數(shù)據(jù)丟失)，且單元面積較大，成本較高，難以通過較低成本實現(xiàn)大規(guī)模、大算力存內(nèi)計算芯片。 DRAM工藝成熟，且單元面積較??；但同屬易失性存儲器，需定期刷新，且存在漏電問題，難以實現(xiàn)高精度存內(nèi)計算芯片，近年來被廣泛應(yīng)用于近存計算。ReRAM屬于非易失性存儲器，且能夠?qū)崿F(xiàn)大規(guī)模交叉點陣列，是未來實現(xiàn)存內(nèi)計算芯片的潛力介質(zhì)之一；但是目前的工藝尚不成熟，存儲單元的多比特精度較低(低于8 bit)，且一致性/魯棒性較差。

PCM屬于非易失性存儲器，且能夠?qū)崿F(xiàn)大規(guī)模交叉點陣列；但是功耗較大，速度較慢，耐久性較差。 FeFET可實現(xiàn)非易失性存儲，且能實現(xiàn)交叉點陣列；但是目前的工藝也尚不成熟。 MRAM是非易失性存儲器，具有高耐久性、高速度、低功耗等優(yōu)點，工藝相對較成熟，擴(kuò)展性較好，但是器件的阻值(約幾千歐姆)與高低阻值比率(約250%)相對較小，在實現(xiàn)多比特存內(nèi)計算芯片方面具有一定挑戰(zhàn)。 Flash是非易失性存儲器，掉電數(shù)據(jù)不丟失，且工藝成熟，成本低，已實現(xiàn)量產(chǎn)芯片(如Mythic的M1076，知存科技的WTM2101)，但在微縮性方面存在一定挑戰(zhàn)；幸運(yùn)的是，隨著2.5D/3D先進(jìn)封裝技術(shù)的快速發(fā)展，可以實現(xiàn)與先進(jìn)邏輯工藝的兼容集成。綜上，基于不同存儲器介質(zhì)的存算一體芯片之間的性能比較如表1所示。

存算一體技術(shù)在產(chǎn)業(yè)界的進(jìn)展同樣十分迅速，
國內(nèi)外多家企業(yè)在積極研發(fā)，例如我國臺灣的臺積電，韓國三星、日本東芝、美國Mythic，國內(nèi)的知存科技等。但是當(dāng)前最接近產(chǎn)業(yè)化的主要是臺積電、 Mythic和知存科技。從2019年至今，臺積電得益于其強(qiáng)大的工藝能力，已基于SRAM與ReRAM發(fā)表了一系列存算一體芯片研究成果[40,41]，具備量產(chǎn)代工能力。 Mythic已于2021年推出基于NOR Flash
的存內(nèi)計算量產(chǎn)芯片M1076，可支持80 MB神經(jīng)網(wǎng)絡(luò)權(quán)重，單個芯片算力達(dá)到25 TOPS，主要面向邊緣側(cè)智能場景。知存科技于2021年推出基于NOR Flash的存內(nèi)計算SoC芯片WTM2101，其算力比市場同類芯片高出兩個數(shù)量級，功耗低于1 mW，主要面向端側(cè)低功耗、低成本應(yīng)用場景。

存內(nèi)計算芯片研究現(xiàn)狀

由于計算范式和存儲介質(zhì)的不同，存內(nèi)計算芯片可以有不同的分類方法。根據(jù)計算范式的不同，主要分為模擬式和數(shù)字式兩種。模擬式存內(nèi)計算是指存儲單元內(nèi)部或陣列周邊的信號以模擬信號的方式進(jìn)行操作，數(shù)字式存內(nèi)計算是指在實際運(yùn)算過程中，存儲單元內(nèi)部或陣列周邊的信號以數(shù)字信號的方式進(jìn)行操作。其中，諸多的研究工作同時包含了
模擬和數(shù)字兩種運(yùn)算方式。同時，根據(jù)存儲介質(zhì)的不同，存內(nèi)計算芯片可分為基于傳統(tǒng)存儲器和基于新型非易失性存儲器兩種。傳統(tǒng)存儲器包括SRAM,DRAM和Flash等；新型非易失性存儲器包括ReRAM,PCM, FeFET, MRAM等。其中，距離產(chǎn)業(yè)化較近的是基于NOR Flash和基于SRAM的存內(nèi)計算芯片。

SRAM存內(nèi)計算

基于SRAM的存內(nèi)計算芯片以典型的6T(6-Transistor)基本單元為基礎(chǔ)，如圖3(a)所示。由于SRAM是二值存儲器，二值乘累加運(yùn)算等效于同或累加運(yùn)算，可以用于二值神經(jīng)網(wǎng)絡(luò)運(yùn)算，其核心思想是網(wǎng)絡(luò)權(quán)重存儲于SRAM單元中，激勵信號從字線給入，最終利用外圍電路實現(xiàn)同或累加運(yùn)算，結(jié)果通過計數(shù)器或模擬電流/電壓輸出。如果要實現(xiàn)
多比特精度運(yùn)算，通常需要多個單元進(jìn)行拼接，這不可避免地會帶來面積開銷。對6T基本單元的一個簡單修改是將字線進(jìn)行拆分，如圖3(b)所示。此外，為了解決讀寫干擾問題，可以采用8T基本單元，但明顯增加了布局面積，如圖3(c)所示?；赟RAM
的存內(nèi)計算技術(shù)由于其工藝成熟度與良好的微縮性，受到業(yè)界的高度關(guān)注，近幾年的ISSCC會議上連續(xù)報道了多篇相關(guān)論文。例如2021年，存內(nèi)計算共有兩個分論壇，共收錄8篇論文，其中5篇是SRAM存內(nèi)計算芯片。在2022年的ISSCC中，北京大學(xué)提出了一種基于動態(tài)邏輯且無模數(shù)轉(zhuǎn)換器的SRAM存內(nèi)計算芯片[42]。 SRAM存內(nèi)計算技術(shù)的主
要應(yīng)用難點是在保證運(yùn)算精度的前提下，實現(xiàn)高算力和小面積。

DRAM存內(nèi)計算
基于DRAM的存內(nèi)計算芯片層次結(jié)構(gòu)可分為陣列、子陣列和單元，一組陣列由若干子陣列和用于讀寫操作的相關(guān)外圍電路組成，而子陣列則包含若干行1T1C(1-Transistor-1-Capacitor)單元、感知放大器和本地解碼器。其基本原理是利用DRAM單元之間的電荷共享機(jī)制[13,43]。如圖4所示為一種典型實現(xiàn)方案[43]，當(dāng)多行單元同時被選通時，不同單元之間因為存儲數(shù)據(jù)的不同會產(chǎn)生電荷交換共享，從而實現(xiàn)邏輯運(yùn)算。 DRAM存內(nèi)計算方案的主要難點有二：一是其本身為易失性存儲器，計算操作
會破壞數(shù)據(jù)，需要每次運(yùn)算后進(jìn)行刷新，帶來功耗問題；二是實現(xiàn)大陣列運(yùn)算時難以保證運(yùn)算精度。

ReRAM/PCM存內(nèi)計算
ReRAM/PCM存內(nèi)計算的基本原理是利用存儲單元的模擬多比特特性，通過基于電流/電壓的歐姆定律與基爾霍夫定律進(jìn)行矩陣乘加運(yùn)算，主要有1T1R (1-transistor-1-resistance)結(jié)構(gòu)和交叉陣列結(jié)構(gòu)兩種實現(xiàn)方案，如圖5(a)和圖5(b)所示。 ReRAM能夠?qū)崿F(xiàn)大規(guī)模交叉點陣列，使其成為學(xué)術(shù)界的熱點研究方向。自2008年ReRAM首次實驗發(fā)現(xiàn)以來，基于ReRAM的存內(nèi)計算研究就層出不窮。

尤其2020年，清華大學(xué)研發(fā)出基于多個ReRAM陣列的存內(nèi)計算系統(tǒng)，該系統(tǒng)在手寫數(shù)字集上的識別準(zhǔn)確率達(dá)到96.19%，與軟件的識別準(zhǔn)確率相當(dāng)，證明了存內(nèi)計算架構(gòu)全硬件實現(xiàn)的可行性，其測試芯片如圖5(c)所示[24]。 ReRAM存內(nèi)計算技術(shù)未來具有
非常大的應(yīng)用潛力，目前的主要難點在于工藝尚不太成熟，多比特精度實現(xiàn)較困難，一致性/魯棒性較差。

MRAM存內(nèi)計算
MRAM存內(nèi)計算主要有兩種技術(shù)方案： (1) 基于讀/寫操作的數(shù)字式存內(nèi)計算； (2) 基于基爾霍夫電流定律和歐姆定律的模擬式存內(nèi)計算。早期的MRAM存內(nèi)計算大多基于數(shù)字式方案，如2015年日本東北大學(xué)提出基于讀操作實現(xiàn)多種布爾邏輯并流片驗證，獲得了48.3%的能效提升[44]； 2019年，北京航空航天大學(xué)提出基于單次寫操作的數(shù)字式MRAM存內(nèi)計算方案，實現(xiàn)計算結(jié)果原位存儲的同時降低了延時和功耗 [45–47]。基于MRAM的模擬式存內(nèi)計算的難點在于器件的阻值(約幾千歐姆)與高低阻值比率(約250%)相對較小，難以實現(xiàn)多比特精度。近年來，得益于計算范式、器件、電路的多層次創(chuàng)新突破， MRAM模擬存內(nèi)計算發(fā)展迅速。 2021年，美國普林斯頓大學(xué)通過電路級優(yōu)化，流片驗證了第一款基于STT-MRAM的模擬存內(nèi)計算硬核[ 4 8 ]；2022年，韓國三星公司在Nature期刊上發(fā)表了基于電阻累加方案的MRAM模擬存內(nèi)計算芯片原型，并實現(xiàn)了最高405 TOPS/W的能效比[49]，其陣列的布局圖、顯微圖和結(jié)構(gòu)如圖6所示。

NOR Flash存內(nèi)計算
基于NOR Flash的存內(nèi)計算技術(shù)原理與ReRAM類似，如圖7(a)所示。目前， NOR Flash存內(nèi)計算芯片技術(shù)相對較成熟，已于2021年實現(xiàn)量產(chǎn)。美國的Mythic和國內(nèi)的知存科技都已推出NOR Flash存內(nèi)計算芯片產(chǎn)品，其中， Mythic推出了M1076芯片(如圖7(b)所示)，知存科技推出了WTM2101量產(chǎn)SoC芯片(如圖7(c)所示)。

基于其他介質(zhì)的存內(nèi)計算
此外，學(xué)術(shù)界還發(fā)表了基于NAND Flash以及新型納米器件(如FeFET、斯格明子等)的存內(nèi)計算相關(guān)工作，其基本原理與上述方案類似，但是目前僅僅是概念階段，這里不再詳述。

存內(nèi)計算芯片應(yīng)用現(xiàn)狀：以WTM2101
為例
隨著萬物互聯(lián)的不斷發(fā)展，智能設(shè)備主要包括3類：云端、邊緣端和終端。云端設(shè)備的要求主要是高算力、大吞吐量、高可靠性，當(dāng)前的存內(nèi)計算進(jìn)展還難以滿足需求。邊緣端設(shè)備，如安防、自動駕駛等，對算力、時延、功耗、安全性等具有相對綜合的需求；終端設(shè)備則主要關(guān)注功耗、成本和隱私。目前存內(nèi)計算芯片應(yīng)用方面尚處于起步階段，
本節(jié)以知存科技推出的量產(chǎn)SoC芯片WTM2101為例，討論其在邊緣端和終端的應(yīng)用，側(cè)重于語音場景的介紹，同時介紹其核心電路與芯片架構(gòu)、性能與應(yīng)用場景。

核心電路與芯片架構(gòu)
在NOR Flash存內(nèi)計算芯片當(dāng)中，向量-矩陣乘法運(yùn)算基于電流/電壓的跨導(dǎo)與基爾霍夫定律進(jìn)行物理實現(xiàn)，如圖7(a)所示。因此，其核心是設(shè)計NOR Flash單元陣列以滿足大規(guī)模高能效向量-矩陣乘法運(yùn)算。同時，在核心電路的基礎(chǔ)上，根據(jù)算法特征設(shè)計芯片架構(gòu)，以充分利用神經(jīng)網(wǎng)絡(luò)數(shù)據(jù)流式的特點來實現(xiàn)芯片的并行化與流水線。在傳統(tǒng)NOR Flash陣列中，對某一個特定器件編程會不可避免地改變同一行上其他器件的狀態(tài)，稱為行干擾。作為存內(nèi)計算應(yīng)用， NOR Flash編程需要逐個器件進(jìn)行單獨操作，每個器件存儲8 bit(256個量化狀態(tài))以上的信息，微小的干擾就將導(dǎo)致狀態(tài)的變化。因此，需要抗編程干擾陣列結(jié)構(gòu)來消除編程干擾。除此之外， NOR Flash基于浮柵中電子的數(shù)量
來存儲信息，隨著時間的增加，電子會泄露，造成閾值電壓漂移。作為存儲應(yīng)用的NOR Flash器件通常只保存1～2 bit信息(對應(yīng)2～4個不同狀態(tài))，狀態(tài)之間的裕量比較大，不用特殊設(shè)計即可保存信息10年以上。但在存內(nèi)計算應(yīng)用中， NOR Flash器件需要存儲8 bit(256個不同狀態(tài))以上信息，狀態(tài)之間的裕量非常小，且通過整個陣列同時工作。因此，閾值電壓漂移的影響非常大。 WTM2101通過特殊的電路設(shè)計抑制閾值電壓漂移對計算精度的影響。此外，為了同時實現(xiàn)低功耗計算與低功耗控制， WTM2101結(jié)合了RISC-V指令集與NOR Flash存內(nèi)計算陣列，其陣列結(jié)構(gòu)與芯片架構(gòu)如圖8所示，包括1.8 MB NOR Flash存內(nèi)計算陣列，一個RISC-V核，一個數(shù)字計算加速器組， 320 kB
RAM以及多種外設(shè)接口。

性能與應(yīng)用場景
WTM2101基于40 nm工藝進(jìn)行流片，單個NOR Flash 器件能夠存儲8 bit權(quán)重，因此可以進(jìn)行8 bit精度的矩陣乘加運(yùn)算。如圖9所示為輸入信號與輸出電流之間的關(guān)系，單元和芯片均呈現(xiàn)良好的線性關(guān)系。 WTM2101具有4大優(yōu)勢特點： (1)基于存內(nèi)計算架構(gòu)，可高效地實現(xiàn)神經(jīng)網(wǎng)絡(luò)語音激活檢測和上百條語音命令詞識別。 (2)以超低功耗實現(xiàn)神經(jīng)網(wǎng)絡(luò)環(huán)境降噪算法、健康監(jiān)測與分析算法。(3)典型應(yīng)用場景下，工作功耗均在微瓦級別。(4)采用極小封裝尺寸?；谝陨蟽?yōu)勢特點， WTM2101 可應(yīng)用于智能可穿戴設(shè)備、智能家居、安防監(jiān)控、玩具機(jī)器人等；適應(yīng)多種應(yīng)用，如語音識別、語音降噪/增強(qiáng)、輕量級視覺識別、健康監(jiān)測和聲紋識別等。如圖10所示為搭載WTM2101的耳機(jī)產(chǎn)品及
其自動化部署流程。如圖11所示為基于WTM2101的耳機(jī)降噪前后效果的波形和頻譜對比。如表2所示為部署在WTM2101的神經(jīng)網(wǎng)絡(luò)的各層累計余弦相似度(指存內(nèi)計算相對于8-bit量化計算的余弦相似度)，可以看到經(jīng)過8層神經(jīng)網(wǎng)絡(luò)計算，余弦相似度依舊保持在0.99以上。如表3所示為WTM2101在語音激活檢測、語音喚醒、命令詞識別、環(huán)境去噪和聲紋識別方面與市場同類產(chǎn)品的對比。

存內(nèi)計算芯片的應(yīng)用前景與挑戰(zhàn)

存內(nèi)計算芯片技術(shù)，因其高算力、低功耗、低成本等優(yōu)勢，未來可為物聯(lián)網(wǎng)、大數(shù)據(jù)和人工智能等具有海量數(shù)據(jù)特征的智能應(yīng)用場景提供高能效硬件解決方案。但要實現(xiàn)大規(guī)模產(chǎn)業(yè)化仍存在諸多挑戰(zhàn)： (1)模擬計算精度提升困難，模擬存內(nèi)計算的精度受到信噪比的影響，很難做到8 以上。數(shù)字存內(nèi)計算則不受信噪比的影響，但其能效、面積和成
本需要綜合權(quán)衡。近年來，通過數(shù)?；旌系脑O(shè)計方式，可以在精度、成本與功耗之間得到很好的折中，是存內(nèi)計算發(fā)展的一大重要方向。 (2)工具鏈環(huán)節(jié)需更加完善以建立良好的生態(tài)：存內(nèi)計算芯片產(chǎn)業(yè)化處于起步階段，目前面臨相關(guān)工具鏈支持不足的問題，導(dǎo)致算法/應(yīng)用廠商移植困難。隨著存內(nèi)計算技術(shù)的快速發(fā)展，以及企業(yè)在這個技術(shù)領(lǐng)域持續(xù)加大投入，相應(yīng)的編譯、優(yōu)化等工具鏈可以快速進(jìn)步，有望建立初步的應(yīng)用生態(tài)。 (3)跨層協(xié)同設(shè)計需進(jìn)一步加強(qiáng)：存內(nèi)計算芯片涉及器件-芯片-工藝-算法-應(yīng)用等多層次的跨層協(xié)同，各層環(huán)環(huán)相扣，密不可分，需要跨層協(xié)同來實現(xiàn)性能(精度、功耗、時延、可靠性等)與成本的最優(yōu)。

審核編輯 黃宇