CalligoTech推出首款應(yīng)用Posit的多核RISC-V處理器

在高性能計算（HPC）、大數(shù)據(jù)和人工智能/機(jī)器學(xué)習(xí)（AI/ML）領(lǐng)域占據(jù)主導(dǎo)地位的今天，計數(shù)系統(tǒng)成為了熱議的焦點(diǎn)。盡管傳統(tǒng)上各種計算環(huán)境常采用浮點(diǎn)數(shù)進(jìn)行運(yùn)算，但由于Posit在HPC應(yīng)用中提供了更高的精度，它逐漸受到開發(fā)者的青睞。

位于“印度硅谷”的初創(chuàng)公司CalligoTech，專注于開發(fā)針對HPC、大數(shù)據(jù)和AI/ML的產(chǎn)品和解決方案，推動了Posit算法在硬件和軟件領(lǐng)域的商業(yè)化。該公司最近推出的加速器TUNGA采用了基于Unum的新一代算術(shù)技術(shù)，并且是首款應(yīng)用Posit的多核RISC-V處理器。借助新思科技的數(shù)字設(shè)計系列，CalligoTech成功完成了這款處理器的流片工作，并正在致力于交付更高能效的CPU。

對于我們這樣的初創(chuàng)公司來說，完整的數(shù)字設(shè)計流程和強(qiáng)有力的支持對我們的成功至關(guān)重要。新思科技在這兩方面都給予了積極響應(yīng)，并提供了經(jīng)過代工廠驗(yàn)證的簽核工具，幫助我們順利完成流片。

為什么Posit如此受關(guān)注？

浮點(diǎn)數(shù)是計算機(jī)編程中實(shí)數(shù)的數(shù)字表示，無論實(shí)數(shù)大小，都可以用浮點(diǎn)數(shù)表示。其中，小數(shù)點(diǎn)可以在數(shù)字之間“浮動”，從而使得計算更加靈活、結(jié)果更加準(zhǔn)確。浮點(diǎn)數(shù)于20世紀(jì)中葉首次引入，自現(xiàn)代計算早期以來一直沿用至今。IEEE浮點(diǎn)運(yùn)算標(biāo)準(zhǔn)于1985年首次發(fā)布。浮點(diǎn)數(shù)非常適合一般計算任務(wù)，例如圖形、聲音處理和大多數(shù)軟件應(yīng)用。

HPC的興起對更準(zhǔn)確的計數(shù)類型提出了需求。于是，Posit應(yīng)運(yùn)而生。Posit以數(shù)學(xué)家John Gustafson博士引入的通用數(shù)Unum為基礎(chǔ)，是Unum的硬件友好版本。與傳統(tǒng)的浮點(diǎn)數(shù)相比，Posit可以處理更大范圍的數(shù)字并提供更高精度的計算，這對于HPC應(yīng)用來說尤為重要。在HPC應(yīng)用中，超級計算機(jī)需要實(shí)時處理繁重的工作負(fù)載，因此需要更為準(zhǔn)確的計算結(jié)果。而且，提高性能并降低功耗是邁向節(jié)能CPU的第一步。

CalligoTech成立于2012年，早期致力于開發(fā)基于軟件和硬件的加速器，2018年開始專注于硬件解決方案，并于同年開始與新思科技開展合作。從2021年開始，CalligoTech的團(tuán)隊開始致力于將其RISC-V加速器設(shè)計轉(zhuǎn)化為具體的芯片。該加速器包含一個協(xié)處理器，將根據(jù)與RISC-V處理器集成的Posit計數(shù)系統(tǒng)執(zhí)行計算。Posit處理器能夠以更少的位數(shù)生成準(zhǔn)確的結(jié)果，相當(dāng)于以更低的功耗實(shí)現(xiàn)更高的處理速度，從而形成一個高能效且計算準(zhǔn)確的CPU內(nèi)核，CalligoTech將這種結(jié)合了RISC-V架構(gòu)和Posit技術(shù)的處理器核心命名為“CRISP內(nèi)核”。與傳統(tǒng)方案相比，該加速器僅需較低功耗和內(nèi)存提供更準(zhǔn)確的結(jié)果，因此非常適合人工智能和其他HPC應(yīng)用，例如基因組學(xué)、石油和天然氣仿真、金融、半導(dǎo)體設(shè)計、天氣建模和醫(yī)療衛(wèi)生等。

在傳統(tǒng)的浮點(diǎn)系統(tǒng)中，對數(shù)字進(jìn)行四舍五入可能會導(dǎo)致出現(xiàn)計算誤差，進(jìn)而對HPC應(yīng)用造成嚴(yán)重影響。基于Posit的計數(shù)系統(tǒng)能夠帶來更出色的計算性能和準(zhǔn)確性。我們正在提供一種替代方案，可以為支持AI等計算密集型應(yīng)用的下一代設(shè)計提供助力，有效降低風(fēng)險。

150萬門級的完整芯片設(shè)計流程

CalligoTech率先生產(chǎn)出了基于Posit的商用多核RISC-V加速器芯片?；叵朐O(shè)計之初，該公司首先需要選擇代工廠和適合的工藝設(shè)計套件（PDK）庫。PDK庫的選擇會顯著影響芯片的功耗、性能和面積（PPA）以及成本，是一個非常關(guān)鍵的決策，需要清晰地了解項目的各方面內(nèi)容，包括技術(shù)節(jié)點(diǎn)、設(shè)計約束、制造工藝以及與電子設(shè)計自動化（EDA）工具的兼容性。

經(jīng)過綜合評估，CalligoTech最終決定使用新思科技數(shù)字設(shè)計系列來支持其RTL到簽核流程。在此過程中，新思科技的技術(shù)專家與其團(tuán)隊緊密協(xié)作，幫助建立PDK庫，并為RTL到簽核流程提供PPA優(yōu)化方案，最終助其實(shí)現(xiàn)了PPA目標(biāo)。不僅如此，新思科技還通過密切合作，幫助該團(tuán)隊中原本習(xí)慣使用其他競品流程的開發(fā)者在短時間內(nèi)熟練掌握了新思科技的設(shè)計流程。

新思科技團(tuán)隊讓我們對IC Compiler II布局布線解決方案充滿了信心，相信其完全可以處理我們設(shè)計的所有150萬門級。這些數(shù)字設(shè)計工具的穩(wěn)定性以及高效的設(shè)計流程，結(jié)合新思科技團(tuán)隊的專業(yè)支持，我們的四名開發(fā)者才得以在緊迫時間節(jié)點(diǎn)內(nèi)順利完成了項目。

CalligoTech將繼續(xù)構(gòu)建基于Posit的加速器技術(shù)，其團(tuán)隊未來計劃將新思科技接口IP和內(nèi)存IP集成到下一代器件中。