表面貼裝MOSFET產品上線高失效原因及其案例分析

一、產品失效案例分析

>> 1、失效現(xiàn)象：

經過電參數(shù)測試合格的產品2N**經過客戶SMT（無鉛工藝260±5℃）生產線貼裝后，發(fā)現(xiàn)大量產品電參數(shù)失效，出現(xiàn)的現(xiàn)象是D、S間漏電，產品短路，失效比例超過50%。

>> 2、分析思路：

該產品芯片面積較大，且采用TO-252（D-PAK）表面貼裝封裝形式，產品組裝時采用無鉛工藝260±5℃，對產品的耐濕等級及氣密性要求較高，封裝時會碰到大芯片應力匹配等一系列問題。因此根據(jù)失效現(xiàn)象重點對產品離層進行調查研究。

>> 3、分析方法：

模擬SMT生產條件對同封裝批次產品進行分析，采用超聲掃描儀（C-SAM）對產品進行離層掃描。

>> 4、分析過程：

（略）
>> 5、分析結論：

通過對經過SMT工藝試驗的產品抽樣進行超聲掃描，發(fā)現(xiàn)產品載片區(qū)（PAD）與模塑料之間存在較為嚴重的離層現(xiàn)象，（詳見圖片1）

圖1：紅色區(qū)域為離層現(xiàn)象

經過對失效產品進行解剖，發(fā)現(xiàn)失效芯片內部已對裂，詳見圖2、圖3：

圖2：紅圈區(qū)域為裂紋

圖3：芯片取下后呈斷裂狀

解剖結果與電參數(shù)失效項目完全吻合，表明產品經過表面貼裝，在高溫的影響下，芯片破裂導致電參數(shù)失效。這是一個非常典型的因封裝未解決應力問題而引起芯片破裂最終導致產品失效的案例。

二、 芯片碎裂概述：

芯片碎裂是硅器件的一種失效模式，約占早期失效總數(shù)的1％，而對于薄芯片的MOSFET產品，芯片碎裂則占其失效的較大比例。雖然，通過改進封裝設計、限制器件使用環(huán)境可以有效地防止芯片碎裂引起的器件失效，但即使在良好的設計、合格的制造工藝以及規(guī)范的使用環(huán)境下，依然存在著一定的芯片碎裂幾率。隨著器件可靠性級別和系統(tǒng)復雜程度的不斷提高，十分有必要對芯片碎裂失效機理加以進一步的研究。

三、芯片碎裂的機理

芯片碎裂是由內外因素造成的，內因：芯片強度存在“脆弱”之處。外因：在外加條件（受熱、通電熱耗散）作用下，應力導致對芯片的剪切力。相對應力而言，芯片的強度差異影響非常微小，因此芯片碎裂主要是由應力造成的。

應力產生的原因隨具體情況而不同：硅片前道工藝中的外延層淀積、擴散和離子注入、氧化、退火、淀積形成歐姆接觸、金屬內連、鈍化層淀積：硅片后道工藝中的機械減薄(研磨、拋光)、化學減薄(濕法或者干法刻蝕)、背面金屬層淀積；封裝工藝中的劃片、 裝片、壓焊、塑封等都將會產生或影響硅片／芯片的應力。其中，減薄、裝片、壓焊、塑封是產生芯片碎裂隱患的主要工序。更為嚴重的是，一般在工藝過程中觀察不到碎裂現(xiàn)象，只有產品經過熱固化或者器件熱耗散時的瞬時加熱，特別對表面貼裝器件波峰焊接時的瞬間高溫的作用下，由于芯片和封裝材料熱膨脹系數(shù)存在差異或者使用中受外界應力作用，芯片碎裂才會最終顯現(xiàn)。例如：穿過結的裂紋可能導致短路或者漏電，（以上案例就是一個證明）。裂紋也可能全部或者部分截斷電路。最為致命的是，裂紋引起的這些效應只有瞬間受熱或者電流通過時才會顯現(xiàn)，而標準的電性能測試則根本無法檢測到這些失效。比較有效的檢測手段是模擬器件使用環(huán)境，運用超聲掃描儀（C-SAM）對產品進行離層掃描，如以上案例分析使用的方法，通過對離層的檢測預防芯片的破裂發(fā)生。

四、離層的定義：

離層又叫分層，在電子封裝中，是可靠性評價的一個主要方面。分層是塑封體內部各界面之間發(fā)生了微小的剝離或裂縫，一般在l～2 μm以上。主要發(fā)生的區(qū)域包括：封裝樹脂與芯片界面之間、封裝樹脂與（PAD）載片界面之間、封裝樹脂與引線框架界面之間、芯片與銀漿（焊料）界面之間、銀漿（焊料）與引線框架界面之間。（見下圖）



五、離層的機理

產生離層的工序是塑封工序，導致離層的因素主要為兩個：一是芯片與封裝樹脂、芯片與裝片焊料、引線框架材料與封裝樹脂等之間的熱膨脹系數(shù)不匹配使產品瞬間受熱時內部產生巨大應力，導致分層；二是封裝樹脂耐濕性差，產品吸濕。當封裝體在環(huán)境溫度劇變時，內部水分急劇汽化，當蒸汽壓力大于封裝樹脂與芯片、載片以及框架表面之間的粘接力，以致于使它們的界面之間出現(xiàn)剝離現(xiàn)象，嚴重時還會導致封裝樹脂或芯片出現(xiàn)裂紋，此種情況一般在表面貼裝器件波峰焊接時較為常見，俗稱“爆米花”效應。見下圖，紅色區(qū)域表明有嚴重離層發(fā)生。



六、 離層的有效控制

離層在產生的同時對芯片表面形成較大的剪切力，當于剪切力大于芯片強度時，芯片的破裂就產生了。因此如何有效控制表面貼裝MOSFET產品封裝及波峰焊接過程中離層的產生,是降低產品上線早期失效的一個關鍵。為此國際JEDEC（電子工程設計發(fā)展聯(lián)合會議）組織制訂了《JESD22-A111》控制標準，可作為實際生產控制與檢驗標準。
（《JESD22-A111》全稱為“Evaluation Procedure for Determining Capability to Bottom Side Board Attach by Full Body Solder Immersion of Small Surface Mount Solid State Devices” 中文解釋為“評價決定表面貼裝類產品浸入焊料性能的程序”）

同時正確地選用各種封裝材料，特別注意選用低應力的高溫裝片焊料、選用低應力高耐濕性的塑封料、注意引線框架的選材和設計均是封裝工藝工程師所需要重點研究的項目。

七、芯片強度

芯片強度是研究芯片碎裂的另一個重要參數(shù)。芯片強度各不相同，只有強度最低的才最容易碎裂失效。此外，強度分布范圍很廣，那些最“脆弱”的芯片碎裂時候的強度只相當于芯片平均強度的幾分之一。因此只需設法將最“脆弱”芯片的強度提高或者予以剔除，就能從根本上提高芯片整體強度。下圖給出了工藝應力與芯片強度的大致分布，兩者重疊區(qū)域表示可能發(fā)生芯片碎裂。



硅和其它半導體材料屬于高脆性材料，在材料完整無缺陷時，外加應力在樣品上的分布是均勻的。它們在碎裂時是由于原子間的鍵發(fā)生斷裂，因而它們的機械強度就決定于鍵的強度。在材料表面出現(xiàn)劃痕后，外加應力時，出現(xiàn)應力集中現(xiàn)象。特別對于垂直于表面劃痕的張應力，應力集中于裂紋的尖端。裂紋的擴展取決于裂紋尖端的應力分布。當其應力超過材料的應力強度因子時，裂紋就會失去穩(wěn)定而發(fā)生擴展。因而對于脆性材料來說，表面劃痕對材料的強度有很大的影響。尤其是對于半導體器件中的薄芯片，它的厚度很小，表面劃痕的影響將更為嚴重。

八、表面劃痕產生的原因分析與控制

表面劃痕產生的原因之一：減?。テ?/strong>