12nm Cortex-A72后端實戰(zhàn)

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12nm Cortex-A72后端實戰(zhàn)

本項目是真實項目實戰(zhàn)培訓(xùn)，低功耗UPF設(shè)計，后端參數(shù)如下：

工藝：12nm

頻率：2.5GHz

資源：2000_0000instances

低功耗：DVFS

進(jìn)階版本的低功耗設(shè)計如下：7個power domain

Stampling打起來真是高級手工藝術(shù)，全網(wǎng)唯一：

Flow：PartitionFlow

時鐘結(jié)構(gòu)分析：

復(fù)位結(jié)構(gòu)分析：

12nm 2.5GHz的A72實戰(zhàn)訓(xùn)練營需要特別設(shè)置Latency，TOP結(jié)構(gòu)如下，參加過景芯SoC全流程訓(xùn)練營的同學(xué)都知道CRG部分我們會手動例化ICG來控制時鐘，具體實現(xiàn)參見40nm景芯SoC全流程訓(xùn)練項目，本文介紹下12nm 2.5GHz的A72實戰(zhàn)訓(xùn)練營的Latency背景，歡迎加入實戰(zhàn)。

時鐘傳播延遲Latency，通常也被稱為插入延遲（insertion delay）。它可以分為兩個部分，時鐘源插入延遲（source latency）和時鐘網(wǎng)絡(luò)延遲（Network latency)。

大部分訓(xùn)練營同學(xué)表示平時都直接將Latency設(shè)置為0了，那latency值有什么用呢？其實這相當(dāng)于一個target值，CTS的engine會根據(jù)你設(shè)置的latency值來插入buffer來實現(xiàn)你的latency target值。

下圖分為1st Level ICG和2nd Level ICG，請問這些ICG為什么要分為兩層？

請問，為什么不全部把Latency設(shè)置為0？2nd Level ICG的latency應(yīng)該設(shè)置為多少呢？

latency大小直接影響clock skew的計算。時鐘樹是以平衡為目的，假設(shè)對一個root和sink設(shè)置了400ps的latency值，那么對另外的sink而言，就算沒有給定latency值，CTS為了得到較小的skew，也會將另外的sink做成400ps的latency。請問，為何要做短時鐘樹？因為過大的latency值會受到OCV和PVT等因素的影響較大，并有time derate的存在。

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28nm Cortex-A7后端實戰(zhàn)

此外，我們提供全國最低價的28nm A7后端設(shè)計，價格驚喜！打垮動輒1.5w-2.5w的后端培訓(xùn)價格！

我們再來對比下A72與A7的資源。A72Gate數(shù)目是A7的13倍！如果都采用28nm制程，A72的面積應(yīng)該是1180790um^2，實際A72采用12nm制程面積是486100um^2，1180790/486100=2.4，符合摩爾定律。

Cortex-A7單核：

Gates=240291Cells=118421

Cortex-A72單核：

Gates=3125649Cells=1207766

28nmCortex-A7單核：

Area=90830.1um^2

12nmCortex-A72單核：

Area=486100.9um^2

28nm A7后端設(shè)計課程采用的全國最低價格來推廣，本文不做過多介紹，本文重點介紹下先進(jìn)的12nm A72進(jìn)階版本課程。分享個例子，比如，Cortex-A72低功耗設(shè)計，DBG domain的isolation為何用VDDS_maia_noncpu供電而不是TOP的VDD？

答：因為dbg的上一級是noncpu，noncpu下面分成dbg和兩個tbnk。

再分享個例子，比如，Cortex-A72低功耗設(shè)計，這個switch cell是雙開關(guān)嗎？答：不是，之所以分trickle和hammer，是為了解決hash current大電流，先開trickle，然后再開hammer。

再分享個例子，比如，Cortex-A72進(jìn)階版本課程的低功耗例子：請問，如果iso cell輸出都要放parent，輸入放self，那么下面-applies_to_outputs對應(yīng)的-location為何是self?

答：這個需要了解CPU的內(nèi)部設(shè)計架構(gòu)，tbnk掉電 VDDS_maia_noncpu也必然掉電，pst如下，所以-applies_to_outputs對應(yīng)的-location是可以的，那么注意下debug domain呢？

實際上，沒有tbnk到debug domain的信號，因此腳本如下：

再分享個例子，比如，Cortex-A72進(jìn)階版本課程的低功耗例子：為何non_cpu的SRAM的VDD VDDM都接的可關(guān)閉電源？SRAM的VDD VDDM分別是常開、和retention電源吧？

答：本來是VDDM作為retention電源設(shè)計的，VDD關(guān)掉后 VDDM可以供電作為retention使用，但是此處沒有去做memory的雙電源，sram當(dāng)成單電源使用，不然sram無法徹底斷電。

再分享個例子，比如，Cortex-A72基礎(chǔ)版課程有學(xué)員的Cortex-A72 maia_cpu LVS通過,但是MAIA頂層LVS比對不過，我們來定位一下。

以FE_OFN4326_cfgend_cpu1_o為例，點擊下圖FE_OFN4326_cfgend_cpu1_o：

找到calibredrv錯誤坐標(biāo)：（1949,139）

對應(yīng)到innovus去看坐標(biāo)：（1949,139）

看到maia_cpu的pin腳過于密集，造成頂層連接pin腳時候會無法繞線，從而導(dǎo)致innovus從maia_cpu上面走線，形成short。盡管maia_cpu帶了blockage，但是invs沒有足夠的連接pin的routing resource，也就只能在maia_cpu上面去try了。

修改辦法很簡單，具體操作option參見知識星球。

保存db，重新LVS，比對通過。

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審核編輯：劉清