中科院清華北大西電教授聯(lián)合發(fā)文：中國芯片面臨的重大問題

1 引言

集成電路技術(shù)的重要性源于其對于現(xiàn)代社會經(jīng)濟(jì)發(fā)展的基礎(chǔ)性作用和國家安全的重要保障. 它不僅在能源安全與碳中和方面發(fā)揮著關(guān)鍵作用, 同時也是智能機(jī)器人和數(shù)字中國建設(shè)的重要基礎(chǔ). 集成電路技術(shù)的快速發(fā)展, 對于提升國家戰(zhàn)略競爭力和國際地位具有重要意義. 在能源安全與碳中和背景下, 集成電路可以助力清潔能源產(chǎn)生電力, 支持電網(wǎng)智能化控制和能源優(yōu)化管理, 為新能源的接入和高效利用提供技術(shù)保障. 在應(yīng)對人口老齡化方面, 集成電路在智能機(jī)器人領(lǐng)域具有廣泛的應(yīng)用前景. 集成電路可以實現(xiàn)機(jī)器人的感知和運動等功能, 提升機(jī)器人的智能水平, 提高機(jī)器人的精度和效率, 進(jìn)而提高生產(chǎn)和服務(wù)效率. 在建設(shè)數(shù)字中國方面, 集成電路是數(shù)字基礎(chǔ)設(shè)施的重要技術(shù)基礎(chǔ). 數(shù)字中國建設(shè)是國家信息化和數(shù)字化發(fā)展的重要戰(zhàn)略. 數(shù)字基礎(chǔ)設(shè)施是數(shù)字中國建設(shè)的“新基建", 包括云計算、大數(shù)據(jù)、物聯(lián)網(wǎng)、人工智能等領(lǐng)域. 集成電路可以實現(xiàn)數(shù)據(jù)的高速處理和傳輸、信息安全和隱私保護(hù)等功能, 為數(shù)字基礎(chǔ)設(shè)施的建設(shè)提供強(qiáng)有力的技術(shù)支持. 除此之外, 集成電路技術(shù)還是國家戰(zhàn)略競爭力的重要標(biāo)志和大國科技博弈的重要領(lǐng)域. 在現(xiàn)代科技競爭中, 集成電路技術(shù)已經(jīng)成為衡量一個國家科技水平的重要指標(biāo)之一. 同時, 由于集成電路技術(shù)在軍事、安全等領(lǐng)域的應(yīng)用, 它也成為大國科技博弈的關(guān)鍵領(lǐng)域. 在過去數(shù)十年間, 集成電路的發(fā)展一直遵循摩爾定律快速演進(jìn), 以美國為首的西方國家主導(dǎo)了國際主流芯片體系, 導(dǎo)致他們可以通過一系列“卡脖子"的集成電路技術(shù), 對我國進(jìn)行打壓. 然而, 隨著集成電路的工藝發(fā)展到3 nm, 電路工藝節(jié)點已經(jīng)接近器件的物理極限, 摩爾定律終將失效. 在“后摩爾時代", 結(jié)合經(jīng)濟(jì)發(fā)展與國家安全需求, 體系化地發(fā)展具備創(chuàng)新特色、開放可控、技術(shù)領(lǐng)先的集成電路技術(shù), 對我國既是挑戰(zhàn)也是寶貴機(jī)遇.

集成電路科技的創(chuàng)新鏈條極長, 具有高速動態(tài)、體系化發(fā)展的特點. 作為一個高度交叉的學(xué)科, 集成電路科技的創(chuàng)新需要從器件工藝、設(shè)計方法與工具、芯片架構(gòu)直到頂層應(yīng)用和產(chǎn)業(yè)轉(zhuǎn)化等多個層次協(xié)同發(fā)展. 在器件工藝部分, 我國雖然可以通過深紫外光刻技術(shù)達(dá)到28 nm工藝, 甚至通過多重曝光技術(shù)實現(xiàn)7 nm工藝, 但與國際前沿技術(shù)相比尚存在較大差距. 在設(shè)計方法與工具部分, 隨著工藝微縮和新型體系結(jié)構(gòu)的涌現(xiàn), 傳統(tǒng)電子設(shè)計自動化(electronic design automation, EDA)技術(shù)面臨設(shè)計驗證周期長、優(yōu)化效率低、國產(chǎn)化率低等挑戰(zhàn). 在芯片架構(gòu)部分, 面向人工智能等新興領(lǐng)域, 采用存算一體、模擬計算、數(shù)字化模擬射頻電路、芯粒集成等新途徑有望突破芯片光刻面積的極限和工藝制約, 為算力突破開創(chuàng)新途徑.

當(dāng)前, 國際創(chuàng)新格局正在進(jìn)行深刻重構(gòu), 暴露了過去我國集成電路領(lǐng)域科技主要基于以美國為首的西方國家主導(dǎo)的國際主流體系、自身未能實現(xiàn)體系化創(chuàng)新演進(jìn)的問題. 迫切需要結(jié)合國情現(xiàn)狀需求和國際科技創(chuàng)新趨勢, 加快推動基礎(chǔ)研究和應(yīng)用基礎(chǔ)研究的突破, 實現(xiàn)國產(chǎn)芯片科技的高速創(chuàng)新演進(jìn), 構(gòu)建具有國際競爭力的體系化創(chuàng)新優(yōu)勢. 為了解決上述問題, 需要在國家層面進(jìn)行頂層設(shè)計, 加大對未來集成電路技術(shù)基礎(chǔ)理論和關(guān)鍵應(yīng)用等方面的支持. 加強(qiáng)學(xué)術(shù)界、產(chǎn)業(yè)界深度合作, 建立具有“工藝–器件–電路–架構(gòu)–工具–系統(tǒng)"完整產(chǎn)業(yè)鏈條的基礎(chǔ)科學(xué)中心和協(xié)同創(chuàng)新平臺, 聯(lián)合攻關(guān)共性關(guān)鍵技術(shù). 在此背景下, 2023年9月25～～26日, 國家自然科學(xué)基金委員會信息科學(xué)部主辦了主題為“集成電路未來發(fā)展及關(guān)鍵問題"的第347期雙清論壇(青年), 來自全國高校、科研院所的30余位青年專家學(xué)者應(yīng)邀參加了此次論壇. 討論了集成電路發(fā)展的國內(nèi)外現(xiàn)狀, 分析和初步凝煉了集成電路發(fā)展領(lǐng)域的重大科學(xué)問題, 并建議了重點支持方向.

2 集成電路器件與集成前沿技術(shù)

2.1 集成電路器件與集成的關(guān)鍵挑戰(zhàn)

隨著信息時代的高速發(fā)展, 尤其是5G以及人工智能(artificial intelligence, AI)開始逐步大規(guī)模應(yīng)用, 集成電路作為信息技術(shù)的基石, 重要性越發(fā)凸顯. 與此同時, 集成電路在被發(fā)明的60多年以來, 沿著摩爾定律高速發(fā)展, 從基礎(chǔ)器件到應(yīng)用場景都發(fā)生了深刻改變. 從集成電路器件與集成的角度來看, 集成電路的發(fā)展已經(jīng)進(jìn)入后摩爾時代, 其發(fā)展趨勢呈現(xiàn)出以下特征: 一是以鰭式場效應(yīng)晶體管(fin field-effect transistor, FinFET)器件為標(biāo)志, 集成電路的平面晶體管經(jīng)典微縮時代已結(jié)束, 進(jìn)入功耗限制時代, 從等效微縮(equivalent scaling)走向三維功耗微縮(3D power scaling), 以非平面立體新器件為代表的超微縮技術(shù)正延續(xù)摩爾定律. 二是功耗/應(yīng)用驅(qū)動與器件尺寸/集成密度驅(qū)動一起成為集成電路器件與集成中的核心考慮因素, 同時由于經(jīng)典馮

??諾依曼(von Neumann)架構(gòu)存在計算與能效瓶頸, 尤其難以滿足日益增多的非結(jié)構(gòu)化數(shù)據(jù)處理需求, 集成電路的發(fā)展亟需尋找新架構(gòu)及相關(guān)新器件. 三是硅通孔(through silicon via, TSV)、單片三維集成、芯粒(chiplet)等新興三維集成技術(shù)在延續(xù)摩爾定律的同時, 也使集成電路芯片向多功能化、系統(tǒng)化方向發(fā)展, 如圖1所示

在邏輯器件與集成方面, FinFET成為先進(jìn)集成電路制造工藝進(jìn)入后摩爾時代采用的主流三維器件, 已經(jīng)成功地推動了從22 nm到5 nm甚至3 nm等集成電路工藝節(jié)點的發(fā)展[1-3]. 圍柵晶體管可以進(jìn)一步增強(qiáng)柵極控制能力, 有望較好地克服當(dāng)前技術(shù)的物理縮放比例和性能限制, 從而在溝道厚度及寬度控制方面相比較FinFET具有更好的優(yōu)勢. 三星電子在2003年提出多橋–通道場效應(yīng)晶體管(multi-bridge-channel field-effect transistor, MBCFET)的水平圍柵器件方案[4], 并于2022年成功應(yīng)用于3 nm技術(shù)節(jié)點的大規(guī)模量產(chǎn)[5]. IBM、IMEC、三星等公司和研究機(jī)構(gòu)利用超晶格犧牲層方法研制的多層堆疊納米片/納米線圍柵器件, 通過突破內(nèi)側(cè)墻隔離技術(shù)、原子層金屬填充技術(shù)、犧牲層去除技術(shù)等挑戰(zhàn), 進(jìn)一步提高了器件性能和集成密度[6,7].

通過新的信號控制和處理方式, 利用新原理器件來突破功耗瓶頸也成為微納電子器件的前沿和熱點. 隧穿場效應(yīng)晶體管(tunneling field-effect transistor, TFET)采用量子力學(xué)帶帶隧穿作為導(dǎo)通機(jī)制, 可以實現(xiàn)超陡亞閾擺幅, 突破傳統(tǒng)MOSFET (metal-oxide-semiconductor field-effect transistor)器件的理論極限值. 國內(nèi)外許多著名半導(dǎo)體公司、研究機(jī)構(gòu)和大學(xué)都積極開展了關(guān)于TFET的研究. 北京大學(xué)以TFET工作機(jī)制為突破口, 提出并研制了梳狀柵雜質(zhì)分凝隧穿場效應(yīng)晶體管, 該晶體管的最小亞閾擺幅是目前報道的硅基隧穿器件中的最低值 (29 mV/Dec), 并且其工藝能夠和多個技術(shù)代技術(shù)兼容, 在大生產(chǎn)線上進(jìn)行了集成和電路應(yīng)用驗證[8,9].

人工智能的熱潮讓研究者加強(qiáng)了對底層器件的關(guān)注, 通過新的信息處理方式研制神經(jīng)形態(tài)等新型信息器件, 模擬實現(xiàn)生物大腦的神經(jīng)元及其連接的信息處理功能, 進(jìn)而推動類腦計算等領(lǐng)域的發(fā)展. 比如阻變隨機(jī)存儲器(resistive random-access memory, RRAM)從2008年由惠普實驗室首次實驗證實之后, 由于結(jié)構(gòu)簡單、集成密度高并且具有斷電仍然能夠保持存儲狀態(tài)的優(yōu)勢, 成為突觸神經(jīng)形態(tài)器件的重要候選技術(shù), 并得到了眾多研究者的關(guān)注. 通過材料特性的調(diào)控、綜合電子/離子等輸運機(jī)制及熱/電/磁場等多激勵手段, 研究者們已經(jīng)基于RRAM、相變隨機(jī)存儲器(phase-change random-access memory, PCRAM)等器件研制了可以成功模擬尖峰時間相關(guān)的可塑性(spiking timing dependent plasticity, STDP)、長時/短時可塑性和信號時空整合與發(fā)放等突觸和神經(jīng)元功能的神經(jīng)形態(tài)器件, 并通過小規(guī)模的集成與互連, 初步驗證了一些類腦或者智能信息的處理功能[10-13], 但是如果要構(gòu)建大規(guī)模的類腦神經(jīng)網(wǎng)絡(luò)或者類腦芯片, 則需要產(chǎn)業(yè)提供強(qiáng)力的工程支撐和大規(guī)模集成的方案指導(dǎo).

總的來說, 集成電路器件與集成面臨如下兩個關(guān)鍵挑戰(zhàn):

(1) 芯片集成度無法通過傳統(tǒng)器件結(jié)構(gòu)與尺寸微縮方式持續(xù)提升. 采用傳統(tǒng)器件結(jié)構(gòu)和尺寸微縮方式提升芯片集成度將面臨熱產(chǎn)生原子的隨機(jī)漲落、量子效應(yīng)限制靜電控制能力、 高密度圖形化衍射極限等難題. 同時, 我國目前先進(jìn)工藝發(fā)展受到限制, 不僅缺少極紫外(extreme ultra-violet, EUV)光刻設(shè)備, 也面臨一系列器件結(jié)構(gòu)機(jī)理與集成工藝瓶頸亟待探明與突破, 如半導(dǎo)體低溫結(jié)晶原理與技術(shù)、垂直三維堆疊的散熱問題、圍柵器件的金半接觸電阻調(diào)控機(jī)理、 與硅基工藝兼容的超薄高遷移率溝道材料生長原理等.

(2) 芯片的算力受到功耗限制無法持續(xù)提升. 亟需探索電輸運的能量耗散本質(zhì), 解決存算分離的數(shù)據(jù)搬運能耗問題、平面集成的互連延遲瓶頸、載流子信息承載與運算操作的能耗極限問題、 納米尺度下器件中信號的漲落與噪聲問題等.

圖 1

集成電路的發(fā)展趨勢

2.2 集成電路器件與集成的前沿展望

集成電路器件與集成前沿技術(shù)的發(fā)展需要從“新器件–新材料–新工藝–新架構(gòu)"等不同層次出發(fā), 研究相關(guān)領(lǐng)域的基礎(chǔ)科學(xué)和前沿技術(shù)問題, 尋找變革性技術(shù)實現(xiàn)突破. 先進(jìn)工藝是集成電路發(fā)展的關(guān)鍵, 因此應(yīng)首先持續(xù)推進(jìn)EUV等先進(jìn)圖形化技術(shù)及系列關(guān)鍵技術(shù)的探索和研發(fā), 另一方面, 可積極探索無EUV路徑依賴的新工藝/新器件技術(shù). 通過新結(jié)構(gòu)、新原理、新材料、新工藝、新架構(gòu)的全面結(jié)合和協(xié)同創(chuàng)新, 深入開展微納電子核心器件與集成的基礎(chǔ)及應(yīng)用研究, 通過設(shè)計技術(shù)協(xié)同優(yōu)化(design technology co-optimization, DTCO)[14]以及系統(tǒng)技術(shù)協(xié)同優(yōu)化(system technology co-optimization, STCO)方法[15], 突破器件結(jié)構(gòu)機(jī)理與集成工藝瓶頸. 整合創(chuàng)新鏈, 整體設(shè)計提高芯片性能的關(guān)鍵技術(shù)路徑, 突破集成電路新器件與集成前沿核心技術(shù), 推動5～2 nm及以下先進(jìn)技術(shù)節(jié)點的研發(fā)和量產(chǎn), 助力我國在微納電子核心器件、集成技術(shù), 以及先進(jìn)電子材料領(lǐng)域達(dá)到國際先進(jìn)水平, 并為未來集成電路發(fā)展開展前沿新技術(shù)探索, 支撐我國集成電路產(chǎn)業(yè)和技術(shù)的可持續(xù)發(fā)展.在不同的設(shè)計制造層次之中, 先進(jìn)的封裝技術(shù)正在逐步成為推動系統(tǒng)性能持續(xù)提升的關(guān)鍵因素, 也滿足了電子產(chǎn)品“輕、薄、短、小"以及系統(tǒng)化集成的需求. 鑒于中國在發(fā)展先進(jìn)制程方面面臨一定的外部限制, 因此, 優(yōu)先發(fā)展先進(jìn)的封裝技術(shù), 作為一種有效補(bǔ)充和部分替代的策略, 應(yīng)成為我們未來發(fā)展的重要邏輯之一. 先進(jìn)封裝技術(shù)的發(fā)展正聚焦于兩個核心方向: 晶圓級封裝和系統(tǒng)級封裝.

(1)晶圓級封裝.此方向的技術(shù)發(fā)展專注于優(yōu)化晶圓制程. 通過晶圓重構(gòu)工藝和重布線技術(shù), 在更為緊湊的封裝面積內(nèi)實現(xiàn)更多引腳的容納. 這不僅滿足了封裝的“窄間距、高密度"要求, 還通過形成金屬凸點與外部實現(xiàn)了有效互聯(lián).

(2)系統(tǒng)級封裝.此方向著重于模組領(lǐng)域的拓展. 系統(tǒng)級封裝技術(shù)努力實現(xiàn)多功能芯片的集成, 如處理器、存儲器及其他元器件, 進(jìn)而在一顆芯片中集成這些先前分散在印刷電路板(printed circuit board, PCB)板上的組件. 這種整合有助于壓縮模塊體積和縮短電氣連接距離, 從而提高芯片系統(tǒng)的整體功能性和設(shè)計靈活性.

近年來, Chiplet技術(shù)作為先進(jìn)封裝技術(shù)的一種創(chuàng)新突破, 也受到了廣泛的關(guān)注. 這種技術(shù)通過利用先進(jìn)封裝手段, 將多個具有不同功能的異構(gòu)芯片裸片整合集成于一個特定功能的系統(tǒng)芯片中, 預(yù)示著異質(zhì)整合有望成為未來芯片設(shè)計的主流方向. Chiplet異質(zhì)集成涉及的典型先進(jìn)封裝技術(shù)包括TSV、超高密扇出、嵌入式多芯片互連橋接(embedded multi-die interconnect bridge, EMIB), 以及混合鍵合等[16-19].

在封裝方面, 我國需發(fā)展先進(jìn)封裝工藝, 根據(jù)明確的產(chǎn)業(yè)應(yīng)用需求, 研發(fā)適合的封裝工藝, 特別是聚焦于攻克核心封裝工藝的難題. 對于需要在前端平臺進(jìn)行加工的工藝部分, 應(yīng)明確前后工藝的分工, 并實施前后工藝的協(xié)同設(shè)計和優(yōu)化迭代. 此外, 還應(yīng)發(fā)展核心封裝材料和設(shè)備, 建立完整的“材料–封裝–應(yīng)用"產(chǎn)業(yè)鏈. 根據(jù)產(chǎn)業(yè)應(yīng)用的需求, 參考國外進(jìn)口材料的標(biāo)準(zhǔn), 由材料廠商開發(fā)相應(yīng)的封裝材料, 并進(jìn)行性能的測試評估和比較. 接著, 在國內(nèi)先進(jìn)封裝平臺上, 進(jìn)行多輪材料的迭代使用, 最終實現(xiàn)對進(jìn)口材料的國產(chǎn)化替代. 封裝廠商應(yīng)明確需求, 與裝備廠商合作, 共同研發(fā)關(guān)鍵封裝裝備. 在國內(nèi)先進(jìn)封裝平臺上, 加速國產(chǎn)裝備的測試和優(yōu)化迭代過程.

3 模擬與射頻電路前沿技術(shù)

3.1 模擬與射頻電路的關(guān)鍵挑戰(zhàn)

高效能模擬與射頻電路是連接現(xiàn)實世界與數(shù)字世界的橋梁, 對電子信息系統(tǒng)的性能和功耗都具有決定性的影響. 模擬與射頻集成電路主要包括模數(shù)/數(shù)模轉(zhuǎn)換、射頻和電源管理等核心器件, 廣泛應(yīng)用于通信、雷達(dá)、計算機(jī)等領(lǐng)域. 近年來, 國內(nèi)工藝和設(shè)計技術(shù)不斷進(jìn)步, 在高效能模擬與射頻集成電路領(lǐng)域取得了長足的進(jìn)展, 但在部分核心器件上仍然面臨卡脖子技術(shù)風(fēng)險. 得益于先進(jìn)工藝的不斷演進(jìn), 模擬與射頻電路發(fā)展趨勢呈現(xiàn)了以下特征: 一是帶寬功耗要求不斷提升, 無線通信和感知系統(tǒng)的頻率和帶寬持續(xù)增加, 對電路帶寬和效率都提出了新的挑戰(zhàn); 二是數(shù)字化特征不斷加強(qiáng), 利用數(shù)字信號處理技術(shù)和電路, 可以顯著提升和改善模擬射頻電路性能, 并且大幅提高電路的靈活度, 實現(xiàn)電路功能的可重構(gòu)配置. 模擬與射頻集成電路發(fā)展趨勢如圖2所示.

寬帶高速高精度模數(shù)轉(zhuǎn)換器是模擬電路設(shè)計與制造的戰(zhàn)略制高點, 也是瓦森納協(xié)議(Wassenaar arrangement)嚴(yán)格控制對我國出口的核心關(guān)鍵器件. 由于寬帶高速無線通信和一體化雷達(dá)與電子戰(zhàn)系統(tǒng)的發(fā)展, 寬帶射頻直采及轉(zhuǎn)化處理、高速模擬信號采樣轉(zhuǎn)換成為重要的技術(shù)發(fā)展方向. 此外, 高精度和高靈敏度的生物與導(dǎo)航傳感應(yīng)用需求, 以及納伏級微弱信號采樣與數(shù)據(jù)轉(zhuǎn)換處理需求也十分迫切. 隨著集成電路工藝節(jié)點不斷微縮, 使用納米級集成電路工藝制備高速模擬集成電路面臨一系列新挑戰(zhàn). 一方面, 先進(jìn)制程下電源電壓下降, 信噪比下降, 受高速時鐘抖動等噪聲的影響愈加嚴(yán)重[20-23], 直接影響模數(shù)轉(zhuǎn)換器的性能與精度. 另一方面, 納米工藝下高性能放大器對高質(zhì)量信號處理至關(guān)重要[24-26], 而先進(jìn)制程下, 運放有效輸出擺幅有限, 放大信號的線性度被嚴(yán)重限制, 放大器精確度下降, 同時, 最大模擬信號帶寬和工藝約束下的本征頻率上限差距逐漸增大.

隨著集成電路工藝截止工作頻率不斷提升, 射頻毫米波的主流工藝變成硅基工藝, 尤其是在毫米波相控陣芯片領(lǐng)域提供了高集成度和低成本的解決方案, 并在低軌衛(wèi)星通信和毫米波車載雷達(dá)等領(lǐng)域?qū)崿F(xiàn)了規(guī)?；瘧?yīng)用. 近年來我國在射頻集成電路設(shè)計領(lǐng)域快速發(fā)展, 研究成果處于領(lǐng)先水平. 針對下一代硅基毫米波太赫茲相控陣技術(shù)應(yīng)用, 射頻集成電路面臨超寬帶、超大規(guī)模陣列和多波束等一系列技術(shù)難題, 尤其是在基于自主工藝的模型、關(guān)鍵電路和系統(tǒng)應(yīng)用等方面仍然存在挑戰(zhàn). 在超寬帶技術(shù)方面, 如何平衡射頻性能、寬帶能力和成本始終是未來核心挑戰(zhàn). 在超大規(guī)模陣列方面, 如何保證通道一致性是一個重點研發(fā)方向和挑戰(zhàn). 在多波束方面, 基站或通信系統(tǒng)的多波束架構(gòu)面臨功耗及成本開銷大的難題, 同時模擬全連接多波束架構(gòu)連線復(fù)雜度高, 未來如何實現(xiàn)低開銷高效率的多波束架構(gòu)是重要的發(fā)展方向.

高密度電源管理是高算力芯片的核心支撐, 人工智能時代, 系統(tǒng)層面對于電源管理芯片提出了更高要求, 并對功率、電流、轉(zhuǎn)換比、效率都提出了全方位的要求, 現(xiàn)有處理器中輸入輸出接口中超過一半甚至70%的針腳用于供電[27,28], 電源管理芯片在整個系統(tǒng)中的重要性日益突出. 目前電源管理芯片正面臨著從二維、平面到三維、立體功率轉(zhuǎn)換器的技術(shù)變革. 英特爾等國外領(lǐng)先企業(yè)已布局大量埋置等集成化電感專利, 相關(guān)核心技術(shù)專利墻正在形成[29,30]. 而我國在電源管理芯片方面, 整體仍處于追趕態(tài)勢. 工業(yè)界缺少頂層電源架構(gòu)的工程師, 高校層面主要關(guān)注創(chuàng)新架構(gòu), 距離實際落地應(yīng)用仍有一定差距.

圖2 模擬與射頻集成電路發(fā)展趨勢

3.2 模擬與射頻電路的前沿展望

為了應(yīng)對以上應(yīng)用需求和技術(shù)挑戰(zhàn), 面向高性能模數(shù)轉(zhuǎn)換器, 亟需發(fā)展混合架構(gòu)高精度低延時新策略和高度可重構(gòu)模數(shù)轉(zhuǎn)換器, 利用新架構(gòu)、新電路、新器件挖掘自主可控工藝極限特性, 實現(xiàn)性能指標(biāo)的跨代工藝超越. 在新架構(gòu)方面, 因為晶體管的截止頻率隨著工藝制程的發(fā)展不斷提升, 如28 nm晶體管的截止頻率已超過300 GHz[31], 所以基于高度數(shù)字化模數(shù)轉(zhuǎn)換器架構(gòu)可以充分挖掘工藝極限性能, 并對數(shù)字預(yù)處理、模擬信號鏈和射頻信號鏈等電路進(jìn)行高度一體化集成, 摒棄原有模數(shù)轉(zhuǎn)換器產(chǎn)品形態(tài), 可為核心模擬器件自主可控提供支撐. 在新電路方面, 可編程模擬電路有望使用一個芯片覆蓋眾多應(yīng)用, 通過軟件定義架構(gòu), 對電路功能、電路精度、電路速度進(jìn)行可重構(gòu)設(shè)計, 在系統(tǒng)、架構(gòu)及軟件上加大對模擬電路的支持, 實現(xiàn)跨架構(gòu)系統(tǒng)可重構(gòu)及面向多場景、多模態(tài)的高精度應(yīng)用, 從而降低研發(fā)成本, 提高研發(fā)速度. 在新器件方面, 化合物工藝器件的截止頻率遠(yuǎn)高于傳統(tǒng)硅基工藝器件, 因此充分結(jié)合化合物半導(dǎo)體和硅基集成電路工藝是重要的發(fā)展趨勢. 例如, 探索化合物和硅基半導(dǎo)體的微系統(tǒng)集成模數(shù)轉(zhuǎn)換器, 其中超寬帶采樣保持結(jié)構(gòu)化合物的工藝實現(xiàn), 信號量化及轉(zhuǎn)換采用硅基集成電路工藝完成運算交織, 從而通過微系統(tǒng)異質(zhì)異構(gòu)集成實現(xiàn)超高速模數(shù)轉(zhuǎn)換器, 滿足高端儀器、T級光傳輸?shù)劝l(fā)展需求.

面向射頻毫米波電路, 需按照芯片器件的模型、關(guān)鍵電路, 以及系統(tǒng)3個層級進(jìn)行布局. 在射頻毫米波電路中, 電路性能對模型精度極其敏感[32-34], 而目前針對毫米波和太赫茲器件建模還存在精度不足等限制, 尤其針對現(xiàn)在自主工藝構(gòu)建獨立自主的模型庫, 極大限制了自主可控射頻毫米波集成電路發(fā)展. 同時, 在射頻毫米波關(guān)鍵電路方面還將面臨大帶寬、高效率和多波束等挑戰(zhàn), 亟需在電路架構(gòu)和設(shè)計上進(jìn)行創(chuàng)新和突破, 以滿足新一代無線系統(tǒng)應(yīng)用需求. 在系統(tǒng)層面, 需要在未來6G通信、太赫茲通感一體、量子調(diào)控等方面開展積極布局.

面向高效率高集成度的電源管理電路, 從平面二維供電轉(zhuǎn)換成立體三維集成供電, 這是電源管理芯片的主要發(fā)展趨勢. 首先, 在高密度方面, 三維化方案需集成部分無源器件, 開關(guān)頻率越高, 越可以減小無源器件的尺寸, 提升集成密度. 但高頻意味著效率的降低. 需要設(shè)計電源轉(zhuǎn)換器的創(chuàng)新架構(gòu), 以在高頻約束下實現(xiàn)更高的效率. 其次, 在速度響應(yīng)方面, 針對如何實現(xiàn)超寬帶的環(huán)路響應(yīng)的問題, 需要開展創(chuàng)新控制方法研究, 采用多路互相協(xié)調(diào)、互相幫助的方案突破DC-DC環(huán)路快速響應(yīng)的理論極限. 在基礎(chǔ)元器件方面, 需要突破國外公司相關(guān)的電容電感技術(shù)專利, 解決三維集成方案中的散熱問題, 探索開關(guān)電感電容混合型DC-DC架構(gòu), 突破性能指標(biāo)解耦設(shè)計難題. 最后, 在系統(tǒng)集成方面, 高集成度的電源管理芯片, 不僅需要芯片設(shè)計創(chuàng)新、工藝上元器件的支持, 還需要解決三維封裝里面的散熱問題, 因此要更強(qiáng)地在不同領(lǐng)域之間形成合力的工作. 建議開展基于Chiplet架構(gòu)的電源芯片架構(gòu)和設(shè)計研究, 開展性能指標(biāo)解偶設(shè)計、基于Chiplet架構(gòu)的創(chuàng)新功率轉(zhuǎn)換器架構(gòu)設(shè)計、數(shù)字化全集成穩(wěn)壓電源設(shè)計、分布式、 多路輸出的設(shè)計, 實現(xiàn)創(chuàng)新功率轉(zhuǎn)換器架構(gòu)和數(shù)字化的全集成穩(wěn)壓電源.

4 集成電路設(shè)計方法前沿技術(shù)

4.1 電路設(shè)計方法的歷史發(fā)展與關(guān)鍵挑戰(zhàn)

EDA指使用計算機(jī)輔助設(shè)計軟件輔助完成集成電路芯片的設(shè)計與流片. 當(dāng)今集成電路設(shè)計與EDA工具緊密相關(guān), 從芯片功能設(shè)計、仿真驗證與邏輯綜合、布局布線到版圖生成與驗證, EDA工具在集成電路設(shè)計的每個環(huán)節(jié)都起到了不可替代的作用, 其發(fā)展路線圖如圖3所示.

在集成電路誕生初期, 單個集成電路僅有數(shù)個元器件, 集成電路設(shè)計人員可以使用手工布局連線的方式完成芯片設(shè)計. 隨著集成電路的快速發(fā)展, 單個集成電路芯片上的元器件數(shù)量極速增長, 依靠人力資源手工完成芯片設(shè)計耗時長、成本大. 20世紀(jì)70年代, 集成電路物理級的布局布線需求推動了第一代EDA工具的誕生. 20世紀(jì)80年代中期, 第二代EDA工具在物理級設(shè)計的基礎(chǔ)上向邏輯門級進(jìn)行遷移, 出現(xiàn)了一系列邏輯門級電路模擬工具、標(biāo)準(zhǔn)單元的版圖設(shè)計與驗證工具. 第三代EDA工具發(fā)展于20世紀(jì)90年代, VHDL, Verilog等多種硬件描述語言(hardware description language, HDL)相繼誕生, EDA工具逐步實現(xiàn)從系統(tǒng)級到寄存器傳輸級(register transfer level, RTL)、門級、電路級, 最終至物理級的設(shè)計自動化, 芯片設(shè)計流程變得更加自動化與標(biāo)準(zhǔn)化.

隨著先進(jìn)工藝的發(fā)展, 集成電路特征尺寸不斷降低, 電路規(guī)模與集成度爆炸式增長, 今天一顆處理器芯片的晶體管數(shù)量可達(dá)數(shù)千億個. 此外, 先進(jìn)集成封裝技術(shù)與先進(jìn)計算方式帶來了一系列EDA新問題, 芯片規(guī)模與EDA問題的求解時間急劇增長, 集成電路設(shè)計周期通?？蛇_(dá)數(shù)個月的時間, 嚴(yán)重影響芯片設(shè)計的迭代效率. 在集成電路設(shè)計方面, 體系架構(gòu)、電路與器件的高度融合、密切結(jié)合是未來推動集成電路發(fā)展的重要方式. 現(xiàn)有EDA工具往往側(cè)重于特定層級與設(shè)計問題的優(yōu)化求解, 如邏輯綜合工具主要求解數(shù)字電路RTL級到門級的映射優(yōu)化問題, 布局布線工具主要在物理級優(yōu)化標(biāo)準(zhǔn)單元的布局與互聯(lián). 因此, 現(xiàn)有電路設(shè)計方法難以支撐跨層次聯(lián)合設(shè)計, 分層優(yōu)化無法達(dá)到架構(gòu)、電路、器件跨層優(yōu)化的性能水平.

從產(chǎn)業(yè)發(fā)展的角度看, EDA市場主要被美國的新思科技(Synopsys)、鏗騰電子(Cadence), 以及德國西門子(Siemens)所壟斷, 三家公司的全球總市場占有率超過60%. 而在我國EDA行業(yè)的市場份額中, 本土EDA工具占比小于15%, 與EDA巨頭公司相差甚遠(yuǎn)[35]. 市場份額的顯著差距源于如下問題. 首先, 國產(chǎn)EDA工具覆蓋率低. 國外EDA公司不僅有流程全覆蓋的工具鏈, 而且具備完整的EDA工具生態(tài). 而國內(nèi)EDA公司仍聚焦在點工具上, 對集成電路完整設(shè)計鏈條的覆蓋率低. 其次, 我國EDA工具缺少先進(jìn)工藝制程的支撐, 生態(tài)不健全. 工藝制程決定了電路設(shè)計的問題定義與約束條件, 缺少先進(jìn)工藝的支持將導(dǎo)致EDA研究者難以面向最新的半導(dǎo)體技術(shù)開展優(yōu)化方法研究, 從而造成EDA工具無法支持先進(jìn)電路設(shè)計. 這些問題嚴(yán)重影響了我國EDA工具的市場競爭力, 并造成我國集成電路產(chǎn)業(yè)在EDA方面面臨嚴(yán)重的“卡脖子"問題.

圖3EDA工具發(fā)展路線圖

4.2 電路設(shè)計方法的前沿展望

4.2.1 基于人工智能的無人工干預(yù)芯片自動生成

過去, 傳統(tǒng)芯片的設(shè)計流程主要以人為核心, 通過EDA等自動化工具的輔助, 基于功能模塊拼接成完整芯片. 隨著人工智能技術(shù)的快速發(fā)展, 其將有望全面替代人類的工作, 重塑傳統(tǒng)芯片設(shè)計的全流程. 將傳統(tǒng)的人工手動設(shè)計與EDA自動化工具結(jié)合的半自動設(shè)計流程, 重塑為基于人工智能技術(shù)、無人干預(yù)的機(jī)器自動迭代設(shè)計. 基于人工智能的芯片自動生成方法將顛覆傳統(tǒng)設(shè)計流程、全面釋放廣闊的設(shè)計優(yōu)化空間, 從非精確的整體邏輯出發(fā), 通過自動調(diào)試、自動修復(fù), 不斷逼近正確邏輯. 將原有的分層分立的模塊化設(shè)計空間全面打通, 轉(zhuǎn)變?yōu)榭鐚迂炌ǖ娜衷O(shè)計空間, 將“從局部到整體"的設(shè)計流程改變?yōu)椤皬恼w到局部"的設(shè)計流程.

過去我們認(rèn)為芯片問題急不得, 芯片技術(shù)往往要5～～10年才能走完基礎(chǔ)研究到工程應(yīng)用之路. 然而, 當(dāng)今人工智能技術(shù)(如AlphaGo和ChatGPT)從嶄露頭角到一騎絕塵通常僅需1～～2年的時間, 因此, 基于人工智能的芯片自動生成技術(shù)的競爭慢不得. 面向后摩爾時代超大規(guī)模和超高精度的挑戰(zhàn), 我國急需面向人工智能全自動芯片生成的全流程進(jìn)行布局: (1)針對國產(chǎn)芯片設(shè)計高端人力資源匱乏的壁壘桎梏, 突破基于人工智能技術(shù)的自動邏輯功能設(shè)計、性能優(yōu)化和評估驗證技術(shù). (2)建設(shè)可提供流片支持和實驗數(shù)據(jù)共享的人工智能芯片自動生成公共創(chuàng)新平臺和開放系統(tǒng)軟件部署平臺, 牽引上述科技創(chuàng)新的體系化快速發(fā)展, 實現(xiàn)對原始創(chuàng)新的快速系統(tǒng)集成與應(yīng)用驗證.

4.2.2 “系統(tǒng)–架構(gòu)–電路–器件–工藝"跨層次協(xié)同優(yōu)化

集成電路跨層次協(xié)同優(yōu)化的設(shè)計范式亦被稱為左移融合模型, 即將器件、工藝等層級的后序設(shè)計與系統(tǒng)、架構(gòu)、電路的前序設(shè)計階段融合在一起. 現(xiàn)有的集成電路分層設(shè)計范式具有設(shè)計階段相互解耦、各階段設(shè)計簡單的優(yōu)勢. 然而, 不同設(shè)計層級相互影響, 設(shè)計過程中需要大量反饋迭代, 開發(fā)周期長, 全局優(yōu)化不足. 跨層次協(xié)同優(yōu)化的左移融合模型, 其優(yōu)勢在于開發(fā)周期短, 全局優(yōu)化充分, 且有望實現(xiàn)集成電路設(shè)計的降本增效. 當(dāng)前芯片驗證的人力和成本開銷已經(jīng)超過了芯片設(shè)計階段, 左移融合模型可以在早期階段進(jìn)行測試及分析, 盡早發(fā)現(xiàn)和預(yù)防這些問題, 從而提高芯片質(zhì)量和設(shè)計效率. 美國新思科技、鏗騰電子等EDA公司近年來開展了多階段融合的嘗試, 并推出了相關(guān)產(chǎn)品, 如新思科技的Fusion Compiler工具可以實現(xiàn)從RTL級硬件描述語言到GDSII (graphic design system II)版圖文件的跨層級協(xié)同優(yōu)化[36].面向左移融合的跨層次協(xié)同優(yōu)化, 我國需建立EDA創(chuàng)新合作機(jī)制, 實現(xiàn)國產(chǎn)EDA工具的串鏈, 加強(qiáng)EDA行業(yè)標(biāo)準(zhǔn)制定, 設(shè)計標(biāo)準(zhǔn)化、規(guī)范化工具接口, 實現(xiàn)面向集成電路全流程設(shè)計的自主可控智能化電路設(shè)計工具鏈.

4.2.3 人工智能輔助的電路設(shè)計方法

人工智能大數(shù)據(jù)時代, 機(jī)器學(xué)習(xí)算法等人工智能技術(shù)在眾多復(fù)雜問題上(如人臉識別、目標(biāo)檢測、自動駕駛等)取得了巨大的進(jìn)步, 具有了超越人類水平的能力, 有效解決了決策、分類、檢測及設(shè)計空間搜索等問題. EDA應(yīng)用中的眾多問題可以被表征為決策問題、分類問題與檢測問題, 使用人工智能算法解決EDA問題, 有望提高大數(shù)據(jù)時代智能芯片的設(shè)計效率. 目前, 國內(nèi)外主要的EDA公司均在已有工具中引入了人工智能方法提高EDA工具的求解優(yōu)化效率. 例如, 美國鏗騰電子在布局布線工具Innovus中, 使用機(jī)器學(xué)習(xí)方法進(jìn)行時序預(yù)測[37]. 由于機(jī)器學(xué)習(xí)算法依賴于大量的訓(xùn)練數(shù)據(jù), 因此鏗騰電子使用了大量芯片設(shè)計數(shù)據(jù), 在云計算平臺上進(jìn)行模型訓(xùn)練, 將訓(xùn)練好的機(jī)器學(xué)習(xí)模型與其他傳統(tǒng)模型一并整合到Innovus中, 用于提高設(shè)計效率. 在學(xué)術(shù)界, 我國高校開展了諸多基于人工智能的電路自動化設(shè)計方法前沿探索[38-40]. 此外, 我國具有良好的人工智能基礎(chǔ), 在基礎(chǔ)設(shè)施方面, 算力總規(guī)模全球第二, 達(dá)到每秒1.97萬億億次浮點運算(197 EFLOPS)1).; 在行業(yè)應(yīng)用方面, 人工智能在我國制造、交通、醫(yī)療、金融等重要行業(yè)中的滲透度接近40%2); 在數(shù)據(jù)方面, 2022年我國數(shù)據(jù)產(chǎn)量規(guī)模占全球數(shù)據(jù)總產(chǎn)量的10.5%3). 上述人工智能產(chǎn)業(yè)基礎(chǔ)有望支撐我國新一代EDA工具的研發(fā).

面向人工智能大數(shù)據(jù)新時代的電路設(shè)計方法, 我國需建立一系列開源開放的新平臺, 包括開源電路IP平臺、電路設(shè)計數(shù)據(jù)平臺, 以及云端EDA點工具平臺等. 促進(jìn)開源EDA工具與商業(yè)EDA工具的相輔相成, 打造開放的EDA生態(tài).

5 計算架構(gòu)前沿技術(shù)

5.1 計算架構(gòu)前沿發(fā)展的關(guān)鍵挑戰(zhàn)

計算架構(gòu), 作為銜接上層應(yīng)用和底層器件的中間層, 一方面受到應(yīng)用特性的極大影響, 需要針對應(yīng)用特性做出響應(yīng), 設(shè)計出適合的架構(gòu)使應(yīng)用具有更好的性能和能效, 例如領(lǐng)域?qū)Ｓ眉铀倨? 另外一方面則需要能夠利用好底層器件的特性, 體系結(jié)構(gòu)設(shè)計需要從上到下考慮器件的影響, 設(shè)計出的體系結(jié)構(gòu)才能夠發(fā)揮出硬件的所有潛力, 例如存算一體. 在當(dāng)前應(yīng)用和技術(shù)背景下, 有兩點主要轉(zhuǎn)變將會影響計算架構(gòu)的設(shè)計和研究.

應(yīng)用特征轉(zhuǎn)變.近些年, 智能應(yīng)用負(fù)載從過去十萬乃至百萬參數(shù)量級的深度學(xué)習(xí)模型轉(zhuǎn)變?yōu)榘賰|、千億乃至萬億級別的語言大模型, 這對過去的體系結(jié)構(gòu)提出了極大的挑戰(zhàn). 隨著模型的增大, 單個模型已經(jīng)很難在單個芯片上完成訓(xùn)練和推理, 因此需要多個芯片多個機(jī)器互聯(lián)起來才能完成大模型的訓(xùn)練和推理. 例如,Open AI的ChatGPT GPT3模型具有1700億參數(shù), 訓(xùn)練數(shù)據(jù)高達(dá)570 GB, 而訓(xùn)練這樣的模型需要上萬塊英偉達(dá)的A100 GPU[41]. 因此, 針對大模型, 互聯(lián)成為計算架構(gòu)中最關(guān)鍵的因素, 如表1所示. 例如, 英偉達(dá)最新的GPU H100 Superchip機(jī)器, GPU間的NVLink 4互聯(lián)帶寬高達(dá)900 GB/s4), GPU和CPU間NVLink C2C互聯(lián)帶寬高達(dá)900 GB/s, CPU和CPU間的InfiniBand互聯(lián)帶寬也有100 GB/s[42]. 除了英偉達(dá), AMD推出的Instinct MI300X內(nèi)存帶寬為5.2 TB/s,Infinity Fabric帶寬為896 GB/s; 谷歌新一代的TPU v4也把片間互聯(lián)帶寬提高至300 GB/s, 而訪存帶寬提升至1200 GB/s, 相較上一代提升了33%[43]. 而另外一個具有潛力的路徑是Chiplet集成芯片技術(shù). Chiplet集成芯片技術(shù)通過利用不同制程、材料和技術(shù)的優(yōu)勢, 基于基板和高速互連將多個特定功能芯片(芯粒)組合成新芯片. 與傳統(tǒng)的SoC (system on chip)相比, 采用基于Chiplet的設(shè)計可以有效降低芯片設(shè)計研發(fā)成本, 提高良率, 減少浪費, 改善系統(tǒng)的可靠性[44]. 這種技術(shù)有望突破單芯片光刻面積的極限和工藝制約, 為算力突破開創(chuàng)新途徑, 從而為大模型提供低成本的高算力支持. 與會專家深入討論了Chiplet集成芯片的架構(gòu)設(shè)計、互聯(lián)接口、基板集成、標(biāo)準(zhǔn)生態(tài)等關(guān)鍵問題的主要進(jìn)展、 核心挑戰(zhàn)和發(fā)展趨勢, 強(qiáng)調(diào)制定標(biāo)準(zhǔn)、開發(fā)戰(zhàn)略產(chǎn)品及推動開源生態(tài)建設(shè)的重要性, 以在未來技術(shù)演進(jìn)中占據(jù)制高點.

器件特征轉(zhuǎn)變.隨著摩爾定律停滯發(fā)展, 傳統(tǒng)硅基CMOS (complementary metal oxide semicon-ductor)工藝已經(jīng)逐漸接近物理極限, 因此, 迥異于過去硅基CMOS的器件開始被提出并得到廣泛的關(guān)注. 從體系結(jié)構(gòu)角度看, 這其中的新器件大致可以分為3類, 如圖4所示. 一類主要解決通信問題, 一類主要解決計算問題, 一類主要解決存儲問題. 在通信方面, 光通信新器件是典型代表. 光通信可以將多個波長的光進(jìn)行調(diào)制, 通信帶寬可達(dá)Tbps級別, 頻率可以提升至太赫茲量級[45]. 在計算方面, 量子計算、生物計算器件受到廣泛關(guān)注. 量子計算器件在特定問題上相較于傳統(tǒng)計算甚至有解出和解不出的區(qū)別, 而生物計算如DNA計算理論上可以提供超高的并行度. 在存儲方面, RRAM、鐵電隨機(jī)存儲器(ferroelectric random-access memory, FeRAM)、磁性隨機(jī)存儲器(magnetic random-access memory, MRAM)等新型存儲都取得了諸多成果[46], 在某些特性上較傳統(tǒng)存儲器更好, 也為存算一體體系結(jié)構(gòu)設(shè)計打開了新的設(shè)計空間.

圖4 器件特征轉(zhuǎn)變

5.2 計算架構(gòu)的前沿展望

總體來看, 體系結(jié)構(gòu)發(fā)展已經(jīng)進(jìn)入黃金時代, 各種專用架構(gòu)層出不窮. 然而, 以大模型為代表的智能應(yīng)用仍然是計算中最重要且最被廣泛應(yīng)用的負(fù)載. 因此, 加速大模型的訓(xùn)練和推理的體系結(jié)構(gòu)成為目前計算機(jī)系統(tǒng)結(jié)構(gòu)發(fā)展的熱點. 另外, 能夠提供新特性的新型器件也是體系結(jié)構(gòu)設(shè)計的熱點. 目前, 體系結(jié)構(gòu)設(shè)計總體上有兩個趨勢, 一個是縱向設(shè)計融合, 一個是橫向設(shè)計融合. 縱向設(shè)計融合指的是, 隨著芯片制造半導(dǎo)體工藝發(fā)展陷入停滯, 體系結(jié)構(gòu)設(shè)計不得不從過去分層設(shè)計優(yōu)化, 邁向縱向的跨層次聯(lián)合優(yōu)化設(shè)計, 如DTCO, 深挖應(yīng)用、架構(gòu)、器件到工藝的聯(lián)合優(yōu)化, 從而提供更高效的芯片設(shè)計. 橫向設(shè)計融合指的是, 隨著智能應(yīng)用場景開始慢慢固化, 體系結(jié)構(gòu)設(shè)計開始從過去對應(yīng)用分階段分步驟的設(shè)計考量, 邁向?qū)?yīng)用各個階段的聯(lián)合設(shè)計優(yōu)化. 例如在感–存–算一體化芯片中, 從對視覺感知到存儲到最后的計算都在一個芯片上完成; 又例如Chiplet多芯粒集成, 可將不同功能芯粒聯(lián)合成一個芯片.

面向上述兩個趨勢, 主要研究方向包括如下幾點:

(1) 跨層次一體化設(shè)計.在橫向設(shè)計融合和縱向設(shè)計融合發(fā)展趨勢下, 不同的設(shè)計層次、不同材質(zhì)的器件、不同的集成方式都成為可能, 這也使得體系結(jié)構(gòu)需要在橫向和縱向的聯(lián)合空間進(jìn)行設(shè)計和優(yōu)化, 從而在單位面積內(nèi)集成更多更高效的算力. 而目前, 聯(lián)合設(shè)計工具缺失、異質(zhì)集成方式多樣, 都使得跨層次一體化設(shè)計挑戰(zhàn)重重.

(2) 專用和通用的兼容.體系結(jié)構(gòu)設(shè)計面臨的一個事實是芯片制造成本仍然很高, 周期仍然很長. 例如, 一款典型CPU需要500名工程師花費2年時間才能設(shè)計完成. 一個體系結(jié)構(gòu)設(shè)計不得不考慮設(shè)計成本和設(shè)計周期的影響, 也就是說體系結(jié)構(gòu)設(shè)計需要具有一定的通用性, 否則很有可能在經(jīng)過一年到兩年的設(shè)計生產(chǎn)周期后, 制造出的芯片已經(jīng)無法支撐當(dāng)前主流應(yīng)用, 或者所制造出的芯片只有很少的市場應(yīng)用, 連成本都無法收回. 因此體系結(jié)構(gòu)設(shè)計需要盡可能提高設(shè)計效率.

6 集成電路發(fā)展意見和建議

面向集成電路領(lǐng)域的前沿發(fā)展、國家重大需求以及產(chǎn)業(yè)發(fā)展瓶頸, 本文分層次探討了器件工藝、設(shè)計方法、計算架構(gòu)等集成電路各領(lǐng)域的發(fā)展現(xiàn)狀和趨勢, 并提出如下中國集成電路產(chǎn)業(yè)生態(tài)建設(shè)及發(fā)展意見.

建設(shè)意見1: 未來五年我國集成電路研究的重點方向布局.未來五年我國集成電路應(yīng)在如下方向進(jìn)行重點布局:

(1) 先進(jìn)器件與集成工藝. 推進(jìn)EUV等先進(jìn)圖形化技術(shù)及系列關(guān)鍵技術(shù)研發(fā); 突破器件結(jié)構(gòu)機(jī)理與集成工藝瓶頸; 探索新型存儲器的非易失存儲應(yīng)用; 實現(xiàn)高遷移率溝道器件與低溫邏輯技術(shù); 突破半導(dǎo)體量子計算核心材料研發(fā).

(2) 模擬與射頻電路. 實現(xiàn)高度數(shù)字化寬帶高精度模數(shù)轉(zhuǎn)換器芯片架構(gòu)和電路; 實現(xiàn)基于自主可控工藝的射頻毫米波電路模型、關(guān)鍵電路和相控陣芯片; 實現(xiàn)基于Chiplet架構(gòu)的高效分布式電源管理芯片.

(3) 電路設(shè)計方法與計算架構(gòu). 實現(xiàn)新一代左移融合的智能化設(shè)計工具; 實現(xiàn)基于自主可控工藝節(jié)點的高算力、高可靠電路設(shè)計方法; 通過高精度、高密度存內(nèi)計算和芯粒間的高效通信/協(xié)作突圍高算力封鎖; 建立開放生態(tài)系統(tǒng)及標(biāo)準(zhǔn); 實現(xiàn)基于SRAM (static random access memory)及新型存儲器件的高能效存算一體芯片和應(yīng)用.

建設(shè)意見2: 制訂我國集成電路科技創(chuàng)新的未來發(fā)展路線圖, 加強(qiáng)頂層設(shè)計, 完善系統(tǒng)布局.結(jié)合國情需求和科技創(chuàng)新趨勢, 定期更新制訂集成電路科技未來創(chuàng)新發(fā)展路線圖, 前瞻識別關(guān)鍵挑戰(zhàn)/機(jī)遇, 建設(shè)可提供流片服務(wù)和實驗數(shù)據(jù)共享的公共創(chuàng)新平臺, 牽引體系化演進(jìn)布局, 支撐國產(chǎn)集成電路科技(新原理、新方法和新技術(shù))的開放協(xié)同創(chuàng)新. 探索新型舉國體制下的創(chuàng)新模式, 實現(xiàn)使命導(dǎo)向的建制化研究. 加強(qiáng)對集成電路技術(shù)基礎(chǔ)理論和關(guān)鍵應(yīng)用領(lǐng)域長期持續(xù)的資金支持, 針對性資助基礎(chǔ)研究、應(yīng)用研究、裝備開發(fā)等研究方向.

建設(shè)意見3: 產(chǎn)學(xué)研創(chuàng)新鏈協(xié)同探索及產(chǎn)教融合集成電路中試平臺.在國家層面加強(qiáng)學(xué)術(shù)界、產(chǎn)業(yè)界深度合作, 建立“工藝–器件–電路–架構(gòu)–工具–系統(tǒng)"完整產(chǎn)業(yè)鏈條的基礎(chǔ)科學(xué)中心和協(xié)同創(chuàng)新平臺, 聯(lián)合攻關(guān)共性關(guān)鍵技術(shù). 建設(shè)產(chǎn)教融合集成電路中試平臺, 加強(qiáng)高校面向產(chǎn)業(yè)應(yīng)用的人才培養(yǎng), 支撐企業(yè)基礎(chǔ)研發(fā), 賦能研究機(jī)構(gòu).

審核編輯 黃宇