芯來科技攜手戰(zhàn)略伙伴為RISC-V CPU IP提升DFT可測試性設(shè)計

近日，芯來科技攜手杭州廣立微電子股份有限公司（以下簡稱“廣立微”）及上海億瑞芯電子科技有限公司（以下簡稱“億瑞芯”），共同建立在Design for Test（DFT）可測試性設(shè)計領(lǐng)域的戰(zhàn)略合作關(guān)系，以擴大三方合作的深度和廣度，為產(chǎn)業(yè)提供有競爭力的多元化設(shè)計方案。

強強聯(lián)合提供更優(yōu)質(zhì)解決方案

此次戰(zhàn)略合作發(fā)揮了三方各自的資源優(yōu)勢，芯來科技的高性能、低功耗的RISC-V處理器IP，聯(lián)合廣立微DFTEXP可測試性設(shè)計軟件和良率診斷解決方案以及億瑞芯的DFT流程及設(shè)計解決方案，共同為客戶提供更優(yōu)質(zhì)的芯片設(shè)計IP和解決方案。

RISC-V是基于精簡指令集的CPU開放指令集架構(gòu)，其在信息安全、工業(yè)控制、邊緣計算、自動駕駛等領(lǐng)域，提供了開放、簡潔、模塊化、可定制、可擴展的技術(shù)優(yōu)勢，使得整個產(chǎn)業(yè)獲得了一條以更低成本更靈活自主方式進行產(chǎn)品設(shè)計的路徑，所以越來越多的芯片公司以及系統(tǒng)公司加入其應(yīng)用進程。而IP核在RISC-V芯片研發(fā)過程中，則扮演著重要的角色，不僅能提高設(shè)計研發(fā)效率，使得芯片具備更好的功能和性能。

可測試性設(shè)計（DFT）給整個測試領(lǐng)域開拓了一條切實可行的途徑，目前國際上大中型IC設(shè)計公司基本上都采用了可測性設(shè)計的設(shè)計流程，DFT已經(jīng)成為芯片設(shè)計過程中的至關(guān)重要的一環(huán)。DFT可測試性設(shè)計的重要工具和流程，已成功用于驗證RISC-V IP的其中一個環(huán)節(jié)。

基于廣立微和億瑞芯共同打造的DFTEXP平臺，在芯來NA900RISC-V CPU IP中完成DFT的設(shè)計實現(xiàn)，并實現(xiàn)Memory全覆蓋，Logic部分覆蓋率可達到99.87%，達標桿工具水平。未來，三方將通過優(yōu)勢互補, 打造長期、友好、共贏的戰(zhàn)略合作伙伴關(guān)系, 共拓Design for Test（DFT）可測試性設(shè)計領(lǐng)域新藍圖。

芯來900系列處理器內(nèi)核

本次使用的產(chǎn)品是芯來科技900系列RISC-V處理器內(nèi)核。芯來900系列處理器內(nèi)核包括N900(32位)、U900(32位+MMU)、NX900(64位)和UX900(64位+MMU)四個產(chǎn)品系列，其中U900、UX900帶MMU可以運行重型操作系統(tǒng)，如Linux等。它非常適合對標ARM Cortex-M7、R5、R52+、R8、A5、A7、M85、R82、A35、A53、A55等內(nèi)核，可應(yīng)用于AIoT邊緣計算、數(shù)據(jù)中心、網(wǎng)絡(luò)設(shè)備和基帶通信等領(lǐng)域。

審核編輯：劉清