圖像傳感器芯片堆疊架構與先進互連技術解析

摘要

過去二十年來，圖像傳感器的發(fā)展取得了許多技術突破。圖像傳感器已發(fā)展成為支持許多應用的技術平臺。它們在移動設備中的成功實施加速了市場需求，并建立了一個業(yè)務平臺，以推動持續(xù)創(chuàng)新和性能改進，并將其擴展到監(jiān)控、醫(yī)療和汽車行業(yè)。

在本文中，我們簡要介紹了通用相機模塊以及芯片堆疊架構和先進互連技術的關鍵技術要素。這項研究還將研究像素電子器件在確定芯片堆疊架構和互連技術選擇方面的作用。它通過檢查一些用于不同功能的 CMOS 圖像傳感器 (CIS) 示例來進行，例如可見光檢測、用于低光檢測的單光子雪崩光電二極管 (SPAD)、卷簾快門（rolling shutter）和全局快門（global shutter）以及深度感測和光檢測以及測距（激光雷達）。

文章還介紹了不同芯片堆疊架構的性能屬性。直接鍵合、后通孔硅通孔（Via-last TSV）和混合鍵合（HB）技術被認為是圖像傳感器芯片堆疊中較新且有利的芯片間互連技術。最先進的超高密度互連可制造性也得到了強調(diào)。

以下為文章正文：

自2000年初以來，CMOS 圖像傳感器已被許多行業(yè)廣泛采用。其多功能應用擴展到數(shù)碼相機、移動設備、監(jiān)控系統(tǒng)、機器人、醫(yī)療器械和自動駕駛汽車等許多行業(yè)。通過使用像素陣列中的光電二極管捕獲圖像并將信號實時轉換為數(shù)字文件的能力可以實現(xiàn)高級數(shù)據(jù)管理和分析，從而實現(xiàn)其硬件與計算系統(tǒng)的兼容性。最近的進步使分析功能更接近像素陣列。機器學習 (ML)、人工智能 (AI) 算法和圖像傳感器內(nèi)的圖像重建技術的實施已被廣泛報道 。因此，圖像傳感器技術平臺是許多應用的關鍵部分。

雷達和圖像傳感器的傳感器融合、用于高級駕駛員輔助系統(tǒng)的光檢測和測距 (LiDAR)、神經(jīng)形態(tài)和高光譜成像、熱成像和生物醫(yī)學應用等先進應用正在不斷發(fā)展。2018-2019年，圖像傳感器的市場規(guī)模已達到約200億美元。預計從 2019 年到 2025 年，僅三維 (3D) 成像和傳感市場的擴張將達到50億至150億美元，這幾年的CGAR 為 20%。主要行業(yè)是消費移動產(chǎn)品和汽車行業(yè)。

技術平臺和業(yè)務平臺之間的協(xié)同效應已經(jīng)顯現(xiàn)。為了滿足移動設備的外形尺寸限制，我們?yōu)榫哂芯薮笙M者需求的移動設備應用開發(fā)了先進的技術平臺。移動設備建立的規(guī)模經(jīng)濟進一步鼓勵先進的像素電子設計和使用芯片堆疊方法的像素并行處理在其他行業(yè)的應用。圖像傳感器將繼續(xù)成為與業(yè)務平臺協(xié)同的產(chǎn)品開發(fā)的強大技術平臺。

像素電子產(chǎn)品的創(chuàng)新實現(xiàn)了多種先進功能。2000 年初，已有許多復雜圖像傳感器的設計被報道。只有當芯片堆疊和先進互連技術變得可制造時，這些創(chuàng)新的商業(yè)化才有可能實現(xiàn)。3D集成圖像傳感器的示范性設計始于1999年的四層堆疊，以及2004年多芯片堆疊架構中的多功能傳感器。新實施的支持技術和特征尺寸的減小改變了擬議的 3D 集成。一些重大突破，如2009年的背照式(BSI) CIS、2012年的芯片堆疊、2015年的“pixel-DRAM-logic ”三芯片堆疊、2016年的銅-銅混合鍵合（Cu-Cu hybrid bonding），這些技術都帶來了最先進的技術平臺。

圖像傳感器和攝像頭模塊

圖像傳感器是一種光電器件，通過光電二極管收集光源發(fā)出的光子，并將光電二極管產(chǎn)生的電流轉換成數(shù)字信號。四晶體管有源光電二極管傳感器 (4T-APS) 像素的典型像素電子器件由光電二極管和像素級電子器件組成，如圖1右側所示。圖像由像素陣列形成，其原理圖如圖1中的方框區(qū)域所示。然后通過讀出電路逐行評估像素陣列中的信號以進行進一步處理。行和列訪問電路可以是用于掃描模式訪問的開關陣列或用于隨機像素訪問的解碼器。

如今，圖像傳感器包含更多功能，用于讀出功能后的信號處理和分析。通用操作電路可以包括用于高級應用的讀出功能、模數(shù)轉換、圖像重馬賽克處理或人工智能分析的電路。通過使用不同的感光材料，在不同的環(huán)境下，光檢測的波長也可以從可見光到近紅外或紅外。對不同應用的巨大需求引發(fā)了這些領域的重大進展，不僅是研究和開發(fā)，而是將其商業(yè)化。

圖1：成像像素陣列、電路塊和典型 4 T-APS 像素電子器件的原理圖

像素電子器件通常根據(jù)目標應用的光電二極管模式而變化。像素電子器件的范圍可以從三晶體管3 T-APS 到 84 晶體管。像素電子器件和操作電路是影響芯片堆疊和互連方法選擇的主要因素。基于不同照明方法的傳感器也會影響芯片堆疊和互連架構的選擇。由于金屬互連線的遮光，前側照明（FSI）CIS在像素尺寸低于1.4μm×1.4μm時大部分被BSI-CIS取代，如圖2所示。

圖2：正面照明傳感器 (FSI-CIS) 和背面照明傳感器 (BSI-CIS) 的示例原理圖

像素設計可能會有所不同，圖2僅用于解釋金屬線屏蔽入射光的效果。例如，深溝槽隔離 (DTI：Deep trench isolation) 不需要 FSI-CIS 具有大像素尺寸。用于可見光檢測的圖像傳感器通常稱為 RGB（紅、綠、藍）圖像傳感器，具有簡單的 3 T-APS 或 4 T-APS，當解碼器就位時還帶有附加晶體管。通常需要紅外 (IR) 濾光片（有時稱為紅外截止濾光片）來屏蔽超出可見光范圍的波長，以減少穿透硅光電二極管薄層的近紅外 (NIR) 光的干擾。微透鏡層位于 RGB 濾光片的頂部，可增強投射到光電二極管區(qū)域的光。

封裝圖像傳感器的方法有很多種。兩種常用的圖像傳感器封裝是陶瓷無引線芯片載體和成像球柵陣列，原理圖如圖3所示。在新的多功能應用的推動下，新的圖像傳感器封裝方法的開發(fā)仍在繼續(xù)。探索了曲面圖像傳感器封裝和超薄芯片級封裝等先進應用。

圖3：頂部為陶瓷無引線芯片載體陶瓷圖像傳感器封裝，底部為成像球柵陣列圖像傳感器封裝的原理圖

相機模塊在頂部承載鏡頭模塊，在底部承載圖像傳感器封裝。System Plus Consulting分析的智能手機攝像頭模塊如圖4所示。

圖4：鏡頭模塊下方底部帶有圖像傳感器封裝的兩個相機模塊的示意圖

頂部相機模塊顯示具有陶瓷基板的 CIS 封裝，而底部模塊則顯示具有柔性剛性（flex-rigid）基板的 CIS 封裝。精確安裝圖像傳感器封裝和相機鏡頭模塊對于確保光投射對準至關重要。鏡頭模塊的高度和圖像傳感器封裝的尺寸是相互關聯(lián)的并且被限制在相機模塊內(nèi)。隨著智能手機的厚度越來越薄，相機模組的總高度受到限制。因此，相機模塊的寬度和圖像傳感器的尺寸都被限制在狹小的物理空間中。

用于移動應用的圖像傳感器

外形尺寸一直是將數(shù)碼相機集成到智能手機和平板電腦中的關鍵因素。圖像傳感器的研究和開發(fā)旨在將相機模塊安裝在這些移動設備的狹小空間中，以實現(xiàn)多種應用。同時，分辨率的提高需要高像素密度、小像素尺寸以及高量子效率和高填充因子的光電二極管設計。本節(jié)中，我們總結了圖像傳感器的一些案例研究，并考慮了應用、所需的像素電子器件以及與 3D 集成相關的芯片堆疊和互連技術。當前工作的目的并不是關注圖像傳感器的性能。

一、堆疊式 RGB 背面照明 CMOS 圖像傳感器。

索尼公司于2012年8月20日發(fā)布了世界上第一個商業(yè)化的堆疊式圖像傳感器。圖像傳感器的性能在很多方面都得到了改進，例如更小的像素、更高的像素密度以及通過信號處理和圖像重建來提高圖像質(zhì)量。Remosaic 算法通過分配具有長和短曝光時間的像素來提高質(zhì)量，以幫助增加明亮和黑暗環(huán)境下成像的動態(tài)范圍。復雜的操作電路導致芯片尺寸增加，這促使需要對芯片堆疊進行 3D 集成以保持較小的外形尺寸。像素陣列和邏輯處理電路被分成兩個單獨的芯片，如圖5所示。堆疊式圖像傳感器不是基板上的單芯片圖像傳感器，而是將像素陣列芯片堆疊在邏輯電路芯片的頂部。

圖5：SONY 的第一個堆疊式圖像傳感器的頂部和底部分區(qū)電路塊的顯微照片

操作電路與像素陣列的電連接由用于芯片到芯片互連的外圍后通孔TSV陣列形成，如圖1和2所示。這些 TSV 在行驅動器到解碼器（driver-to-decoder）和列比較器（comparator）處連接到外圍區(qū)域的計數(shù)器。TSV互連的數(shù)量與像素陣列的行和列訪問的數(shù)量密切匹配，如圖1所示。在這個 8 MP 圖像傳感器示例中，設計了數(shù)千個 TSV。芯片在電介質(zhì)對電介質(zhì)表面面對面粘合在一起，然后從 BSI 像素陣列芯片的背面形成最后通孔 TSV，落在兩個芯片的金屬焊盤上。重新分布層橋接最后通孔 TSV 以形成芯片到芯片互連。芯片堆疊和外圍后通孔 TSV 的截面示意圖如圖6所示。像素尺寸為1.12μm×1.12μm。TSV 的直徑?約為2.5μm，間距為6.3μm。像素芯片減薄至約8至9μm，硅基板厚度約?3至5μm。像素陣列芯片和處理芯片分別采用90納米和65納米技術加工。這使得尺寸僅為傳統(tǒng)單芯片圖像傳感器的 70%，該設計的熱管理經(jīng)過測試并發(fā)現(xiàn)是足夠的。

圖6：堆疊式 BSI 像素芯片與電路芯片通過外圍通孔后 TSV 在電介質(zhì)表面粘合的示意圖

索尼通過從后通孔 TSV 轉向外圍芯片間互連的混合鍵合，進一步減小了芯片尺寸并簡化了工藝。2016年的一份研究報告指出，研究人員正在研究在像素陣列下方以4μm間距放置混合鍵合?，以進一步減小芯片尺寸。這一變化還消除了KOZ (Keep Out Zone) 和 TSV 蝕刻的附加處理設備而導致的器件設計規(guī)范。該圖像傳感器于 2016 年在 iPhone 6S 中推出。它是1.4μm像素尺寸、12MP BSI-CIS 圖像傳感器?；旌湘I和間距分別為6μm和 14?μm。估計的混合鍵密度約為5000 bonds/mm2。

二、雙光電二極管堆疊 RGB 背面照明 CMOS 圖像傳感器。

芯片堆疊可以提高性能并在兩個單獨的芯片中使用不同的處理技術?？梢栽诓粻奚酒叽绲那闆r下將單獨的優(yōu)化和附加功能特征添加到操作電路芯片中。

三星采用芯片堆疊技術用于超過 16 MP 的 BSI-CIS 。其 108 MP BSI-CIS 已于 2019 年在智能手機中實現(xiàn)，當中像素陣列芯片使用65 nm 工藝，邏輯芯片使用28 nm 的技術。三星最近已轉向采用 65 nm 技術的0.7μm像素，邏輯和信號處理器都采用 14 nm FinFET 工藝。采用 14 nm 工藝的 144 MP BSI-CIS 邏輯芯片比采用 28 nm 工藝的邏輯芯片功耗降低了 42%。在 65 nm–14 nm 處理技術中探索了 12 MP 雙光電二極管 (2PD) BSI-CIS，與 65 nm–28 nm 技術處理的功耗相比，功耗降低了 29%。雙光電二極管像素的每個光電二極管尺寸為0.7μm×1.4μm，導致像素尺寸為1.4μm×1.4μm，如圖7所示。左右光電二極管信號之間的差異用于相移檢測自動對焦數(shù)據(jù)，它們的總和用于輸出圖像數(shù)據(jù)。

通過使用 14 nm 技術，邏輯和圖像處理的復雜性增加，從而允許相同的芯片尺寸具有更多功能。它還實現(xiàn)了 120 fps 的幀速率。這兩種應用都使用堆疊芯片架構，直接鍵合，然后是外圍通孔最后的 TSV 芯片間互連。底層邏輯芯片的縮放可以吸收更復雜的ML/AI算法和無線通信功能。

圖7：采用 65 nm/14 nm 技術處理的雙光電二極管堆疊芯片 BSI-CIS

三、RGB：近紅外背照式 CMOS 圖像傳感器。

移動設備的近紅外 (NIR) 成像通常在 850 nm 至 940 nm 的波長范圍內(nèi)進行。區(qū)分可見光環(huán)境中的信號使 NIR 圖像適合虹膜認證和面部識別?；诮t外夜視的圖像傳感器對于監(jiān)控應用也很有吸引力。硅在近紅外波長下的量子效率 (QE) 較低。傳統(tǒng)圖像傳感器在520 nm可見光、850 nm和940 nm紅外光下的QE分別為70%、15%和10%。硅所需的 50% 吸收厚度?在 850 nm和940 nm波長下分別為10μm和40μm。一些設計增加 BSI-CIS 的硅厚度以增加 NIR 吸收，并添加 DTI 以改善 NIR 范圍內(nèi)的 QE，如 OmniVision Technologies 的 Gen-2 圖像傳感器技術中所述。NIR QE 改進方法基于先進技術，無需對像素電子器件進行重大改變。然而，在 NIR 范圍內(nèi)實現(xiàn)更好的 QE 所需的更厚的硅給后通孔 TSV 工藝帶來了挑戰(zhàn)。

眾所周知，更深的TSV蝕刻工藝會增加高深寬比蝕刻工藝的難度、增加工藝時間并降低產(chǎn)量。另外，第二代圖像傳感器技術評估了不同的互連方法。如圖8所示，外圍后通孔TSV的間距可以如圖8(a)所示收緊。在沒有用于TSV的KOZ的情況下，可以通過使用外圍混合接合來減小芯片尺寸，如圖8(b)所示。如圖8(c)所示，可以通過將混合鍵放置在像素陣列下方來實現(xiàn)進一步的減少。

通過將像素陣列下方的 Gen-1 后通孔 TSV 改為 Gen-2 混合鍵合，16 MP 圖像傳感器的面積減少了 10%。這些混合鍵有時被稱為列混合鍵合，因為它們具有將像素陣列與列和行存取處的操作電路連接的功能。它不受位置限制，因此可以將它們放置在像素陣列下方。由于能夠分別優(yōu)化像素陣列芯片和邏輯芯片的工藝流程，進一步凸顯了性能的改進，例如全井電容（full well capacitance）增加了20%，靈敏度提高了12.5%，噪聲更低。例如，它減少了組合工藝與額外熱步驟的干擾，使用鎢填充像素之間的深溝槽，并允許柵極氧化物優(yōu)化。更高的靈敏度間接降低了系統(tǒng)功耗。2020 年最新發(fā)布的報告表明，新的表面處理方法與更厚的硅和深溝槽隔離相結合，使 850 nm 和 940 nm 的 QE 分別達到 70% 和 50%（使用 2.9微米像素的數(shù)據(jù)測量），使用Nyxel 2 技術。

圖8：芯片間鍵合和互連方法，其中 ( a ) 直接電介質(zhì)鍵合，然后采用用于芯片間互連的后通孔 TSV，( b ) 外圍區(qū)域的混合鍵合，以及 ( c ) 像素陣列下的混合鍵合

索尼提出了一種不同的方法，通過處理衍射結構（PSD：Pyramidal Surface for Diffraction structures）的波長尺度金字塔表面來增加像素內(nèi)深溝槽隔離限制的近紅外光傳播長度，而不增加硅厚度。

為了在同一圖像傳感器中結合 RGB 和 NIR 功能，紅外截止濾光片通常嵌入相機模塊中。在明亮的日光下，紅外截止濾光片可阻擋近紅外和紅外，以減少對底層電子設備的光學干擾。在夜光環(huán)境下，紅外截止濾光片會縮回，以允許近紅外光通過。

四、三芯片堆疊卷簾快門（rolling shutter）

圖像失真是卷簾快門 (RS：rolling shutter) 運動圖像應用的常見問題，是由串行讀取方法在第一個像素和最后一個像素讀取之間的時間滯后引起的。為了提高 RS 的性能，我們探索了在像素器件中添加電容器的選擇，以犧牲像素尺寸的增加為代價。在不增加像素尺寸或芯片尺寸的情況下，將單獨的DRAM芯片插入到像素陣列芯片和操作電路芯片堆疊中。

索尼在2015年發(fā)布了像素/DRAM/邏輯三芯片堆疊RS。DRAM芯片堆疊在像素陣列芯片和邏輯芯片之間，用于臨時存儲信號。像素陣列、DRAM和邏輯芯片分別采用90 nm、30 nm和40 nm工藝技術加工。DRAM的硅被拋光至3-5μm?厚，使芯片堆疊的總厚度保持在?130μm。像素陣列和 DRAM 芯片都向下面向邏輯芯片。后通孔 TSV 和重新分布層由面對面直接鍵合 DRAM 和邏輯芯片堆棧的背面形成，用于外圍芯片到芯片互連。然后，BSI 像素陣列芯片被面對面粘合在 DRAM 邏輯芯片堆棧的頂部。后通孔 TSV 從 BSI 像素陣列芯片的背面形成，作為外圍區(qū)域的芯片間互連。接合焊盤處的?后通孔 TSV 直徑為2μm至1.5μm，間距為6.3μm。當臨時存儲器可用時，具有最小化圖像失真的并行讀出方法成為可能。此 7.73 mm（對角線）三芯片堆疊 BSI-CIS 演示了1.22μm×1.22μm像素下 30 fps 的幀速率?和總計 19.3 MP。層疊芯片的剖面如圖9所示。

圖9：索尼公司的像素陣列、DRAM 和邏輯三芯片堆疊圖像傳感器，使用電介質(zhì)對電介質(zhì)鍵合，然后在外圍區(qū)域采用最后通孔 TSV 互連

三星于 2017 年設計了三芯片堆疊 RS ，隨后于 2018 年發(fā)布了產(chǎn)品。為了提高速度，在像素陣列和模擬邏輯芯片堆棧下方添加了兩個千兆位 (Gb) LPDDR4 DRAM 芯片。1.4μm像素12MP圖像傳感器可以在1/120秒內(nèi)以960fps的速度捕獲圖片并傳輸全幀數(shù)據(jù)。DRAM 芯片與圖像傳感器芯片堆棧的連接是通過使用微凸塊熱壓縮工藝將邏輯芯片與 DRAM 芯片鍵合中的 TSV 進行典型 3D 集成來實現(xiàn)的。虛擬芯片放置在 DRAM 芯片旁邊，以補償芯片尺寸差異。

圖10：采用像素級集成的索尼堆疊芯片 GS，其中包含 ( a ) 像素陣列芯片、( b ) 處理器芯片和 ( c ) 使用混合鍵合互連的堆疊芯片的橫截面

五、全局快門

盡管RS圖像傳感器通過添加DRAM芯片來存儲像素信號并縮短信號讀出延遲已經(jīng)得到了很大的改進，但進一步推進仍在繼續(xù)。全局快門 (GS：Global Shutter) 技術已被探索用于最大限度地減少圖像失真并進一步提高電影的幀速率。全局快門的最新趨勢是將電容器放入像素中以存儲圖像信號并消除串行讀取方法引起的延遲。

有兩種主要的全局快門設計將電容器添加到像素設備中。電荷域全局快門將光電二極管產(chǎn)生的信號存儲在電容器中以供以后轉換。電壓域全局快門將來自光電二極管的信號轉換為電壓域，然后將其存儲到電容器。存在一些與添加電容器相關的問題。當信號存儲在電荷域電容器中時，需要遮光層來降低電容器的光敏感性。電壓域中的電容器更穩(wěn)定，但將信號轉換到電壓域所需的額外電路進一步降低了填充因子 (FF：fill factor)。光電二極管面積與像素總面積之比較低或 FF 較低，導致像素陣列效率低下。最好將存儲器存儲電容器和附加像素電子器件移至堆疊在 BSI 或 FSI 光電二極管陣列芯片下方的單獨芯片，以獲得更好的 GS 性能。像素級集成是像素并行圖像處理所必需的，其中兩個堆疊芯片中的分區(qū)像素電子器件通過芯片間像素級互連連接在一起。

索尼公司于 2019 年使用混合鍵合芯片間互連對使用像素級集成的全局快門圖像傳感器進行了評估。每個像素中都添加了由十多個晶體管組成的模數(shù)轉換（ADC）單元。額外的像素電子器件在兩個芯片中進行分區(qū)和處理，每個芯片通過兩個混合銅-銅鍵連接，一個用于功率和電壓控制，另一個用于光電二極管信號。如圖10(a)所示，該6.9μm?像素1.46MP GS圖像傳感器具有300萬個Cu-Cu混合鍵（hybrid bonds）。圖像傳感器的尺寸為12.73毫米×16.08毫米。相當于單芯片方式芯片尺寸的70%。分區(qū)像素電子器件極大地改善了 FF。

底層芯片具有146萬個ADC轉換單元以及其他存儲器和處理器功能，如圖10(b)所示。Cu-Cu雜化鍵的截面如圖10(c)所示。為每個圖像傳感器使用數(shù)百萬個銅-銅混合鍵合來制造用于像素級集成的晶圓級混合鍵合是一個具有挑戰(zhàn)性的步驟。

六、高動態(tài)范圍

動態(tài)范圍是傳感器可檢測到的最大信號與最小信號的比率。人類視覺的動態(tài)范圍約為90 dB。針對工作范圍進行優(yōu)化的圖像傳感器可能會過飽和，超出可檢測范圍。高動態(tài)范圍（HDR）更適合在更廣泛的外部環(huán)境中檢測圖像。前文就描述了一種對 RGB CIS 光電二極管和圖像重排馬賽克使用曝光時間微分的方法——通常需要更復雜的像素電子器件來進一步擴大動態(tài)范圍。

OmniVision 通過使用雙轉換增益 (DCG：dual conversion gain) 方法以及每個像素中的高增益和低增益像素電子器件來擴大動態(tài)范圍，如圖11所示。低照明下需要高轉換增益以實現(xiàn)低讀取噪聲，而強照明下則需要低轉換增益。需要一個大電容器來調(diào)制浮動擴散電容以及高增益和低增益電路之間的晶體管開關。這些額外的像素電子器件會增加像素尺寸并降低性能。

像素級集成的選擇是優(yōu)選的，基于 1.5 μm像素 8 MP 堆疊芯片圖像傳感器評估幾個像素電子分區(qū)?。采用堆疊像素級連接（SPLC：Stacked Pixel Level Connections）技術，在像素陣列芯片屏蔽環(huán)境光的邏輯層中添加一個大電容器。該設計可產(chǎn)生 83.8 dB 的 HDR，高低轉換增益比為 10。這是 2018 年評估的最小間距的像素級互連。在此設計中，每個像素的芯片到芯片像素級連接通過每個像素最少1個混合鍵、最大1.5μm?節(jié)距以及因此最小密度440,000 bonds/mm2來估計。OmniVision DCG HDR 圖像傳感器在 2020 年發(fā)布的最新產(chǎn)品是 48 MP 1.2? μm像素，具有出色的信噪比、像素合并（4 比 1 合并為 12 MP 2.4? μm像素）和堆疊芯片架構。

圖11：像素電子分區(qū)示意圖和 OmniVision 堆疊芯片像素級連接的橫截面圖

七、飛行時間和光檢測與測距

HDR 也已通過使用單光子雪崩光電二極管 (SPAD：Single Photon Avalanche Photodiodes ) 進行了探索。為了在極低光照條件下實現(xiàn)可接受的圖像檢測，光電二極管通常設計為在雪崩模式（avalanche mode or Geiger mode）的反向偏壓下工作，以檢測幾乎捕獲的光子。在雪崩模式下，生成的每個信號電荷都可能導致電流尖峰。位計數(shù)器電路代替電荷或電壓信號來收集信號。像素電子器件可以是簡單的 SPAD、帶有位計數(shù)器的 SPAD 以及帶有位計數(shù)器和時間數(shù)字轉換器 (TDC) 的 SPAD，如圖12所示。Quenching circuit通常設計有SPAD，以便正確重置SPAD。當TDC設計在操作電路中時，可以確定物體的距離。它被認為是飛行時間 (ToF) 檢測。支持需要 SPAD 的應用的整體電路通常相當大，復雜的電路鼓勵使用像素電子分區(qū)方法和像素級集成。

圖12：ToF SPAD 圖像傳感器的像素電子器件原理圖

2019 年，全球首款采用混合鍵合進行像素級集成的商用 NIR SPAD ToF 傳感器在 iPad 11 Pro 中實現(xiàn)。移動設備中的深度感測通常使用間接 ToF 來確定距離，以雙像素傳感器的圖像處理為例。直接 ToF 需要更復雜的成像方法和光源。iPAD Pro 11和iPhone 12 Pro都添加了LiDAR功能，用于增強現(xiàn)實和其他識別功能的應用。根據(jù) System Plus Consulting 的分析，這種短距離 ToF 功能是由索尼 ToF 圖像傳感器實現(xiàn)的，作為蘋果產(chǎn)品中的第一個 NIR SPAD ToF，如圖13所示。

圖13：在芯片間接口處使用混合鍵合的 NIR SPAD ToF 圖像傳感器的橫截面

LiDAR 使用垂直腔表面發(fā)射激光 (VCSEL：Vertical Cavity Surface Emission Laser ) 源投射 9 × 64 點陣結構光。圖像傳感器檢測反射光以確定具有距離的圖像。該 NIR 傳感器采用 10? μm像素 30 kP SPAD 設計。成像芯片與使用混合接合技術的操作電路芯片層疊，以形成像素級Cu-Cu芯片到芯片互連，如圖13所示。

超越移動應用

圖像傳感器的不同應用存在許多具有挑戰(zhàn)性的領域。監(jiān)控攝像頭的廣泛使用依賴于日光下的功能性 RGB 成像和黑暗下的 NIR 成像。需要擴大檢測波長范圍和高 QE。自動駕駛汽車的高級駕駛輔助系統(tǒng)是另一個快速增長的應用領域。激光雷達是自動駕駛汽車成功的關鍵要素。短距離激光雷達已可在幾英尺內(nèi)運行的智能手機中使用。具有數(shù)百米距離靈敏度的遠程激光雷達是一個活躍的領域，有許多方法正在開發(fā)中。光源掃描儀可能從大型機械系統(tǒng)轉移到微型片上激光系統(tǒng)。為了人眼安全，波長選擇正向 1550 nm 發(fā)展。能夠感應極弱光的寬動態(tài)范圍圖像傳感器非常重要。

一、長距離光探測和測距

已知 ToF SPAD 型光電二極管的填充因子（FF：fill factor）較低。在時間選通（time-gated） ToF SPAD 成像儀中像素電子器件的擬議改進中，使用 5-7 個晶體管證明了 10-25% 的光子檢測概率 。在單芯片配置中，填充因子可以低至 7%–13%。

第一個 3D 堆疊式 SPAD 圖像傳感器具有單光子計數(shù) (SPC：single-photon counting) 和時間分辨成像 (TRI：time-resolved imaging) 功能。像素尺寸縮小至7.83μm? ，填充因子為45%。這是通過將復雜的像素電子器件移至底層芯片并留下由 65 nm 技術處理的像素陣列的頂層芯片來實現(xiàn)的，如圖14(a)所示。兩個芯片使用混合鍵合技術堆疊在一起。在此配置中，有趣的是發(fā)現(xiàn)一個電連接穿過TSV并從像素陣列芯片的背面引出，如圖14(a)的右角所示。包含大部分像素電子器件的底部芯片采用40 nm技術加工，電路原理圖如圖14(b)所示。

圖14：3D 堆疊式 SPAD 圖像傳感器示意圖：( a ) 通過混合鍵合堆疊在 CMOS 電路芯片上的像素陣列芯片的橫截面視圖和 ( b ) 像素電子器件圖

另一種用于激光雷達應用的兩層紅外 SPAD 的開發(fā)顯示了復雜的像素器件和操作電路，如圖15所示。如圖15的右側所示，在圖像傳感器的頂層中形成塊中的16個9.2μm? × 9.2μm?像素SPAD陣列。相應的38.4μm×38.4μm塊中的支持電路?，包括?像素接口、計數(shù)器陣列以及其他轉換和信號處理電路，形成在圖像傳感器的底層中，如圖15的左側所示。

圖15：用于 LiDAR 應用的兩層 IR SPAD 傳感器的芯片平面圖和像素陣列

堆疊的兩個芯片的每個頂層 SPAD 單元與底層計數(shù)器和處理器單元物理對齊。兩個單元通過像素級集成在電氣上協(xié)同工作。16 個像素的子像素陣列的配置通常稱為宏像素（macropixel），它可以實現(xiàn)局部性能、像素設計、并行處理優(yōu)化。整個像素陣列由256×256像素或64×64宏像素組成。每個像素的填充因子為50%。芯片通過混合鍵合進行堆疊，以實現(xiàn)芯片間像素級互連。宏像素架構可實現(xiàn)每個宏像素內(nèi)的像素電子器件、填充因子、像素尺寸和性能改進。

另一個示例是將像素分組在一起以共享 TDC，并通過決策樹算法確定訪問優(yōu)先級。它們的芯片堆疊和芯片間像素級互連由臺積電制造。通過 45 nm/65 nm 技術實現(xiàn)了19.8? μm像素，檢測距離為 150 m 至 430 m。

二、紅外傳感

結合 RGB-NIR 傳感的方法在許多潛在應用中都很引人注目，尤其是在監(jiān)控系統(tǒng)中。一些通用策略包括濾波器設計、像素顏色分配和圖像重建的馬賽克技術（mosaic techniques）。一種方法涉及在每個像素組中使用具有 RGBN（紅、綠、藍和 NIR）的改進拜耳陣列。RGB 和 NIR 圖像都可以使用陷波濾波器（notch-cut filter）、高級圖像處理和馬賽克技術在同一圖像傳感器中形成。其他正在研究的方法包括電控堆疊（electrically controllable stacked ） RGB 和 NIR 有機光電轉換薄膜以及每個像素中的雙像素電子單元，以處理各種組合的 RGB 和 NIR 圖像 。與兩個獨立的 RGB 和 IR 圖像傳感器相比，在一個圖像傳感器中成功集成 RGB 和 NIR 傳感可以顯著節(jié)省成本和空間。

當檢測波長接近紅外時，通常會考慮除硅之外具有更高QE的材料。像素級集成已擴展到不同的半導體材料。通過使用 InP/InGaAs/InP 材料作為焦平面陣列 (FPA：focal plane array) 形成感光層，可以實現(xiàn)高達 1600 nm 的短紅外波長 (SWIR) 的圖像傳感。然而，這些半導體材料受到晶圓尺寸和離子注入能力的限制。像素級集成是通過在硅晶圓上形成讀出電路并通過 Cu-Cu 混合鍵合堆疊 InP/InGaAs/InP 感光層來實現(xiàn)的。如圖16 所示，芯片間像素級互連通過 Cu-Cu 混合鍵合取代倒裝芯片鍵合，使像素尺寸減小至 5? μm。索尼于 2020 年 5 月發(fā)布了該產(chǎn)品。

圖16：使用 InP/InGaAs/InP 光電二極管通過像素級集成與硅芯片中的讀出電路鍵合的短波長紅外傳感器：( a ) 倒裝芯片凸塊和 ( b ) Cu-Cu 混合鍵合

紅外成像也被探索用于醫(yī)學應用，例如光學斷層掃描。時間數(shù)字轉換采用 SPAD 像素陣列設計，用于檢測腦組織反射的紅外光下的距離和強度圖。反射光更適合與來自環(huán)境的散射光區(qū)分開。采用3D堆疊方法通過處理第2層芯片中的TDC和其他處理電路來增加第1層芯片中的SPAD陣列的填充因子。芯片堆疊采用Tezzaron的FaStack混合鍵合技術。許多生物醫(yī)學應用仍在研究和開發(fā)中。

三、復雜圖像傳感器。

高光譜成像 (HSI：Hyperspectral imaging)、多光譜成像 (MSI:multispectral imaging) 和神經(jīng)形態(tài)成像技術并不新鮮。HSI和MSI在農(nóng)業(yè)、軍事和醫(yī)療領域有許多應用。HSI 對森林或食用植物的檢查可以區(qū)分好樹或病樹，或好果子或腐爛的水果。這些領域正在進行大量開發(fā)，以擴大高光譜、多光譜、神經(jīng)形態(tài)和生物醫(yī)學圖像傳感器的應用。

廣泛的光譜光檢測對于高光譜成像至關重要。關鍵因素是波長檢測范圍。常見的波長范圍包括紫外線到可見光，或可見光到短波紅外/中波紅外/長波紅外，具體取決于環(huán)境和感興趣的主題。硅以外的材料被認為可以通過足夠的 QE 來擴展波長檢測范圍。InGaAs、InAs 和 GaAs 等材料被認為適用于波長延伸至 2600 nm 的材料，而 HgCdTe 材料則適用于 NIR 至 MWIR 之間的波長。GeSn 也被考慮用于近紅外圖像傳感。使用 InGaAs 作為 FPA 的 SWIR 圖像傳感器。以上一個章節(jié)為例，它們展示了像素級集成對于硅基操作電路芯片的重要性。為了降低昂貴的化合物半導體的成本或在極低的溫度下運行以減少暗電流，PbS 和 HgCdTe 量子點以及在典型硅材料上制造納米圖案正在考慮中。

神經(jīng)形態(tài)成像是近年來另一個活躍的發(fā)展領域。使用可重構像素分組的面向對象采樣正在探索中。基于對象的成像可以消除非關鍵區(qū)域中的大量冗余計算。為神經(jīng)形態(tài)成像開發(fā)的方法可以擴展到用于自主應用的激光雷達圖像傳感。本章第一節(jié)的例子在傳感器設計中將像素分組為宏像素，而神經(jīng)形態(tài)圖像傳感器通過基于知識推理處理的可重構像素分組來進行三級計算。神經(jīng)形態(tài)芯片設計的一個例子表明，使用 90 nm技術的ADC 電路模塊占用的芯片面積為 0.021 mm2，而使用 32 nm 技術的先進自旋電子方法可以將 ADC 減小到 10? μm2 。具有片外和片上選項的圖像傳感器都在考慮之中。結合硬件設計選項和各種操作算法，性能、功能、尺寸和功耗的優(yōu)化最終可以確定芯片堆疊架構。這個活躍的領域引起了各大玩家的關注。當索尼和三星都宣布涉足這一領域時，一些簡單的產(chǎn)品可能很快就會適用于移動設備。

互連

芯片間互連使技術能夠在芯片堆棧內(nèi)創(chuàng)建適當?shù)碾姎饣ミB。雖然微凸塊和倒裝芯片技術已在業(yè)界廣泛使用，但過去幾年，圖像傳感行業(yè)已成功開創(chuàng)了后通孔 TSV 和混合鍵合芯片間互連方法。下面簡單介紹這兩種方法的工藝流程。

一、后通孔硅通孔芯片間互連。

TSV技術是3D IC集成的關鍵技術。微機電系統(tǒng) (MEMS) 應用已采用各種形式的后通孔 TSV 。TSV 通常被稱為垂直穿過晶圓的通孔結構，以在正面布線和背面布線之間形成電連接。用于圖像傳感器芯片堆疊的后通孔 TSV 擴展了其功能，以創(chuàng)建芯片到芯片的電氣互連。

下面在圖17中簡要討論了后通孔 TSV 的工藝流程，以區(qū)分 3D IC 單芯片中典型的中間通孔 TSV 與多芯片的后通孔 TSV。盡管芯片鍵合是由介電層到介電層形成的，但它適用于面對面和面對面的芯片堆疊。通過氧化物或氮化物進行適當?shù)拟g化被認為是足夠的接合表面。圖17所示的示例中考慮了具有氧化物鈍化的面對面芯片堆疊。

圖17：用于芯片到芯片互連的后通孔 TSV 工藝流程

像素陣列芯片和操作電路芯片被氧化層鈍化。兩個芯片面對面接合以形成電介質(zhì)-電介質(zhì)接合界面，如圖17所示。執(zhí)行典型的硅蝕刻以在硅襯底中形成通孔。然后在TSV表面形成氧化物層作為絕緣層。然后對鍵合芯片進行圖案化，然后對兩個芯片中的金屬焊盤進行氧化物蝕刻。典型的阻擋層沉積和鍍銅將用金屬填充通孔，然后進行化學機械拋光 (CMP) 以去除表面上多余的金屬。因此，通過后通孔 TSV 工藝直接在兩個金屬焊盤之間形成芯片到芯片互連，而無需經(jīng)過橋結構。

某些設計中可以選擇使用后續(xù)的重新分布層或鈍化工藝來隔離表面。后通孔 TSV 的各種形式如圖 6、圖8和圖17所示，兩個芯片之間的電連接通過 BSI-CIS 上的重新分布層中的橋接結構進行，如圖6所示，而兩個金屬焊盤之間的電連接則非常接近地連接在一起，如圖8和圖17。TSV 之間的空間也可以減小。與 3D IC 單芯片中典型的中間通孔相比，后通孔 TSV 無需經(jīng)過微凸塊工藝即可形成芯片間互連，并且是無凸塊的。對于 3-5? μm厚的薄硅基板，通孔間距可以減小到 4-6? μm范圍，但 KOZ 限制仍然適用于圖像傳感器應用。這種后通孔 TSV 工藝自 2012 年起投入生產(chǎn)。

二、混合鍵合芯片間互連。

混合鍵合技術的發(fā)展已經(jīng)持續(xù)了十年。一些方法使用中間層將介電部件鍵合在一起。最近，混合鍵合專門用于芯片到芯片鍵合，采用直接電介質(zhì)到電介質(zhì)和金屬焊盤到金屬焊盤的鍵合，無需中間層。不同行業(yè)參與者的專業(yè)技術存在一些差異。專利技術直接鍵合互連的工藝流程如圖18所示，作為混合鍵合的示例。

圖18：直接鍵合互聯(lián)的工藝流程

待鍵合的金屬和電介質(zhì)表面應通過 CMP 工藝制備出具有優(yōu)異的表面平整度和 CMP 后清潔工藝的優(yōu)異的清潔度。選擇性拋光速率通常會在電介質(zhì)表面留下銅凹陷（copper recess）。然后通過使用選擇性化學物質(zhì)或通過氬或氮等離子體進行表面處理來激活要鍵合的兩個晶片。等離子處理可以在晶圓暴露在空氣中后進行干洗，并且可以進行優(yōu)化以去除銅焊盤上不需要的天然氧化物。晶圓間鍵合的對準是由高精度晶圓鍵合機能力決定的關鍵因素。

眾所周知，準確性和吞吐量之間存在權衡。電介質(zhì)對電介質(zhì)鍵合后，鍵合的兩個晶圓將在約 300–400 °C 的范圍內(nèi)經(jīng)歷后退火過程。由于銅的熱膨脹系數(shù)高于電介質(zhì)的熱膨脹系數(shù)，因此銅焊盤在高溫下會發(fā)生體積膨脹。體積膨脹可以彌合頂部和底部晶圓的金屬焊盤之間的間隙，而擴散過程將封閉銅到銅的表面。由此形成直接接合互連。對于大批量制造應用，可以通過多種方式改進工藝。持續(xù)改進報告了 3 μm窄間距?與 1.5 μm × 1.5? μm金屬焊盤的?混合鍵合。對準誤差限制在 0.5? μm，以實現(xiàn)正確的電氣連接。在開發(fā)工作中，3 μm間距的 Cu-Cu 連接數(shù)量已增加到 300 萬個。截至 2020 年，?已有1.5 μm或 0.9? μm混合鍵距的報道。產(chǎn)生適當?shù)碾姎夂蜋C械混合鍵合連接的重疊公差的真實規(guī)格尚未報告。

盡管晶圓到晶圓混合鍵合工藝已在大批量制造 (HVM) 中實施，但許多應用更喜歡芯片到晶圓或芯片到芯片混合鍵合。HVM 正在改進 CMP 拋光、銅凹槽、晶圓切割、清潔、鍵合機對準精度，以實現(xiàn)芯片到晶圓或芯片到芯片工藝的實施。

在早前的一份研究報告中，Cu recess 優(yōu)選在 1-3 nm 范圍內(nèi)，并且 Cu-Cu 退火溫度已降至 200℃。該研究報告中芯片與晶圓混合鍵合良率約為 92%。它還嘗試在沒有真空環(huán)境的情況下進行鍵合。由于嚴格的工藝要求，預計會出現(xiàn)一些良率損失。

總結與分析

芯片堆疊已在圖像傳感器應用中展現(xiàn)出其優(yōu)勢。適當?shù)男酒g互連技術對于實現(xiàn)各種芯片堆疊架構也很重要?；诘?2 節(jié)中描述的圖像傳感器的技術要求。如圖3所示，這些芯片到芯片互連技術各自具有不同的優(yōu)點。采用互連方法的芯片堆疊設計架構的選擇可以由多種因素決定，例如像素電子器件、芯片的厚度、互連間距、芯片到芯片互連的位置以及像素電子器件分區(qū)方法。幾秒內(nèi)介紹的圖像傳感器案例摘要。前面談到的一些內(nèi)容列于表1中以供討論。

一、三維堆疊圖像傳感器的優(yōu)點。

通過用于高端應用的芯片堆疊方法，圖像傳感器已經(jīng)實現(xiàn)了一些改進，如表1所示。一個好處是外形尺寸，據(jù)報道，索尼于 2012 年推出的首款堆疊芯片 RGB 圖像傳感器的芯片尺寸減小了 30%，在不同技術節(jié)點處理單獨芯片的選擇提高了獨立優(yōu)化的靈活性。

如前所述，復雜的操作電路可以通過 14 nm 節(jié)點處理，而像素陣列可以在 65 nm 節(jié)點處理，如前面所說的三星雙光電二極管圖像傳感器的。這將使得操作電路的復雜性增加，包括自動對焦、人工智能和許多高級功能，而不會影響外形尺寸。

同時，可以通過深溝槽隔離單獨優(yōu)化像素陣列，以實現(xiàn)更小的像素尺寸和更少的光散射，從而獲得更好的圖像傳感性能。通過使用邏輯處理器的先進技術節(jié)點還可以降低功耗。對于需要復雜像素電子器件的應用，芯片堆疊可以將像素電子器件分成兩個單獨的芯片，以獲得更好的填充因子和更小的像素尺寸。

目前，圖像傳感器的量產(chǎn)主要在65 nm節(jié)點進行，部分在55 nm節(jié)點進行，并在40 nm節(jié)點進行了先進的開發(fā)。操作電路芯片可進行多種加工，最新進展達到 28 nm 或 14 nm 技術節(jié)點。

二、芯片堆疊架構。

大多數(shù)芯片堆疊是通過將不同材料形成的BSI-CIS芯片或焦平面陣列芯片與操作電路芯片面對面接合來進行的。這種架構已廣泛應用于先進圖像傳感器行業(yè)。針對并行 3D IC 芯片堆疊，對各種芯片堆疊和互連方法的性能進行了考慮。

通過比較了五種芯片堆疊和互連方法發(fā)現(xiàn)，面對面的芯片堆疊和最短互連可以比其他四種方法提高速度和帶寬。小互連尺寸還可以通過最小化熱機械和電寄生效應來降低功耗并減小 KOZ 的尺寸。這項工作支持高性能圖像傳感器的面對面芯片堆疊。

索尼和三星已將三芯片堆疊圖像傳感器商業(yè)化，用于卷簾快門應用，方法是添加 DRAM 芯片。隨著像素級集成處理技術的進步以及全局快門的發(fā)展，面對面的兩芯片堆疊已恢復成為主導的芯片堆疊架構。如表1所示，大多數(shù)堆疊圖像傳感器都使用兩芯片面對面架構。未來的傳感器融合或多功能傳感器應用可能需要多芯片堆疊。

隨著工藝技術的擴展，像素電子器件和電路分區(qū)獲得了更好的產(chǎn)量、功能和性能的動力。在 2021 年最近的一份報告中，索尼考慮將多芯片到像素陣列晶圓用于先進圖像傳感器應用。

三、芯片堆疊的外圍互連。

我們發(fā)現(xiàn)所選擇的互連方法與像素電子器件密切相關。對于簡單的像素器件，雖然有一些變化，但分區(qū)主要在水平和垂直存取區(qū)域，如圖1中陰影區(qū)域的邊界所示，圖5為索尼圖像傳感器的俯視圖。三星圖像傳感器的原理圖如圖7所示，它導致像素陣列外圍區(qū)域的芯片到芯片互連。外圍通孔后 TSV 因柱式混合鍵合趨勢而受到歡迎。

后通孔 TSV 的優(yōu)點是工藝簡化、技術成熟以及作為無擾動工藝降低成本。3-5μm的薄硅基板?使得TSV蝕刻工藝變得不那么困難。正如前面所提到的，外圍區(qū)域的后通孔 TSV 計劃用于三星的 144 MP 圖像傳感器芯片堆疊。

當硅變得更厚以用于 NIR 應用時，柱混合鍵合變得有利，如前文所述。由于高深寬比 TSV 工藝的挑戰(zhàn)以及消除 KOZ 以減小芯片尺寸以及器件設計規(guī)范的限制?；旌湘I合進一步簡化了工藝流程。特別是對于面對面芯片堆疊，消除了 TSV 形成。然而，混合鍵合技術大約五年前才開始大批量生產(chǎn)。可制造性的改進仍然處于技術進步的視野中。

三星用于卷簾快門的微凸塊技術用于邏輯和存儲器3D IC芯片的連接，不用于與像素陣列芯片的互連。

四、芯片到芯片像素級互連。

像素級集成主要用于具有復雜像素電子器件的圖像傳感器，如表1所示。將像素電子器件劃分為兩個堆疊芯片可提高填充系數(shù)并減小像素尺寸。使用與硅不同的材料（例如 InGaAs）的光電二極管主要采用像素級集成。從倒裝芯片接合轉向混合接合只是減小了像素尺寸。

多年來已經(jīng)取得了進展。隨著像素越來越小，混合鍵間距也呈現(xiàn)出越來越小的趨勢。最近發(fā)布的全局快門使索尼在 2019 年將像素尺寸降至 2.74? μm ，?在 2020 年將像素尺寸降至2.2 μm 。同樣，OmniVision 在 2020 年推出的使用 DCG HDR 的高動態(tài)范圍圖像傳感器的像素尺寸為 1.2? μm。使用 SPAD 的圖像傳感器通常具有更復雜的像素電子器件和用于信號分析的復雜操作電路。利用像素級集成，SPAD 傳感器的填充因子已提高至 50% 范圍。

五、超高密度互連。

表1觀察并總結了向小像素和超高密度互連發(fā)展的趨勢。對于簡單的像素電子器件，?像素尺寸接近 0.7? μm以下；對于復雜的像素電子器件，像素尺寸接近 1.2 μm以下。對于像素級集成，芯片間互連間距正在向亞微米范圍發(fā)展。對于1μm的互連鍵合節(jié)距?，密度為880,000 bonds/mm2，混合鍵合是首選方法。

超高密度芯片間互連仍面臨挑戰(zhàn)，正在通過愛我嫩描述的方法探索遠程 LiDAR 應用的互連密度降低，將一個互連引入芯片背面的宏像素設計和 TSV 設計都可以作為較低互連密度的替代方案。

六、制造能力

對像素并行處理的探索大約始于二十年前。制造能力的最新進步使得這些概念能夠通過芯片堆疊和像素級集成商業(yè)化到產(chǎn)品中。否則，單芯片實現(xiàn)的填充因子可能低至不到10%。仍有許多技術挑戰(zhàn)需要進一步改進。

芯片堆疊始終面臨著在已知良好芯片 (KGD) 與 KGD 之間進行權衡以實現(xiàn)更高的良率，或者在晶圓到晶圓堆疊之間進行權衡以降低處理成本。芯片到晶圓的堆疊可能是有利的，但必須考慮制造能力。

包括代工廠在內(nèi)的主要圖像傳感器制造商已經(jīng)宣布了混合鍵合能力。亞微米精度的混合鍵合已得到證實。制造設備的能力也在 300 mm 晶圓上得到了驗證，采用 1? μm間距的直接鍵合和小至 500 nm 的銅焊盤。EV集團（EVG）開發(fā)晶圓熔合系統(tǒng)來支持這種自動精密晶圓鍵合設備。據(jù)報道，在 3-σ 變化下，平均對準中心低于 15 nm 的重疊對準精度已達到 195 nm。EVG 將精度進一步提高到 50 nm，每小時可處理 20 片晶圓。芯片到晶圓混合鍵合功能也可用，但對準精度為亞兩微米范圍，如 EVG所報告。BE Semiconductor Industries NV 也在芯片到晶圓混合鍵合領域展開競爭。預計會有進一步改進的需求。

后通孔 TSV 和混合鍵合因其與半導體芯片前端處理的兼容性而優(yōu)于微凸塊工藝。芯片堆疊和芯片間互連可以在晶圓廠完成，特別是晶圓間鍵合。

與此同時，代工廠臺積電在其用于 3D IC 異構集成的 SoIC 和 SoIC_UHD 技術上報告了創(chuàng)新互連技術。臺積電的超高密度互連 SoIC_UHD 技術報告了 0.9? μm的亞微米間距，與之前 9? μm間距的 SoIC 技術相比，芯片間互連密度提高了 100 倍。銅焊盤凹槽和晶圓清潔度是這種 SoIC_UHD 芯片間互連技術在超過 120 bonds/mm2的超高密度下的主要挑戰(zhàn)。

七、未來的工作。

圖像傳感器已實施芯片堆疊和互連技術，以支持更小像素、百萬像素陣列和先進的支持 ML/AI 的智能圖像傳感器的趨勢。與此同時，半導體處理節(jié)點的規(guī)模不斷縮小，這促使未來需要將芯片堆疊和緊密的芯片間互連縮小到亞微米間距，以實現(xiàn)高性能和高帶寬。盡管如此，像素、內(nèi)存和邏輯器件在尖端節(jié)點上使用不同的材料和工藝進行了優(yōu)化。同樣，功能電路塊可以根據(jù)成本在不同的技術節(jié)點進行優(yōu)化。

所有這些變化都促使基于非常專業(yè)的處理和性能要求進行電路分區(qū)。需要芯片堆疊架構和芯片間互連來支持下一代圖像傳感器的需求以及通用異構集成的各種應用的擴展的技術進步。

在這些技術中，混合鍵合被認為是新投入批量生產(chǎn)的關鍵要素，需要在基礎理解和可制造性方面進行各種改進。僅舉幾例，混合焊盤設計、殘余應力管理、工藝集成、良率和精密制造設備都是希望擴大工藝裕度的關鍵要素。混合鍵合技術的挑戰(zhàn)尚未克服，從晶圓到晶圓到芯片到晶圓、芯片到芯片、多芯片到晶圓以及多層芯片到芯片鍵合。應仔細考慮可能的返工或冗余策略，以挽救在有缺陷的混合鍵上失敗的已知良好模具。除了設計和工藝技術之外，各個方面的創(chuàng)新都受到高度期待。

寫在最后

在本研究中，簡要概述和分析了最近圖像傳感器開發(fā)的芯片堆疊架構和互連技術。芯片堆疊是由像素密度的增加、填充因子的改進、操作電路的復雜性以及形狀因子的限制驅動的。通過在單獨的處理技術中優(yōu)化像素陣列芯片和操作電路芯片，已經(jīng)證明了性能、外形尺寸和功耗降低方面的改進。

兩芯片面對面堆疊是有利的，并得到 3D IC 領域互連性能研究的支持。三芯片堆疊已商業(yè)化用于卷簾快門，但其勢頭已被使用像素級集成的兩芯片堆疊全局快門所超越。確定了兩種不同的芯片堆疊方案。

對于簡單的像素電子器件，芯片分區(qū)發(fā)生在位于像素陣列外圍的列和行訪問區(qū)域。后通孔 TSV 和列混合鍵合都是首選的芯片間互連方法。對于復雜的像素電子器件，分區(qū)發(fā)生在像素電子器件級別，以提高填充因子并減小像素尺寸。芯片到芯片的像素級混合鍵合已成為最受歡迎的超高密度互連方法，尤其是在亞微米間距下?；蛘?，通過像素陣列芯片兩側的宏像素和路由互連是放寬互連密度的可行選擇。

混合鍵合技術仍面臨加工挑戰(zhàn)，以進一步提高可制造性。預計它將成為持續(xù)研究和開發(fā)的活躍領域。該圖像傳感器平臺有望成為許多先進應用的技術平臺。圖像傳感器技術平臺和移動設備業(yè)務平臺的協(xié)同已經(jīng)并將繼續(xù)加速創(chuàng)新和實施。預計這些進步將有利于跨整個半導體行業(yè)和消費者的許多先進應用的異構集成的實施。

審核編輯：湯梓紅