FPGA通過SPI對ADC配置簡介（三）3線SPI配置時序分析

AD9249的SPI控制模塊包含4根信號線，即CSB1、CSB2、SDIO以及SCLK。但CSB1、CSB2可以一起由CSB來控制，實際上就是3線SPI。由于3線SPI數(shù)據(jù)的讀、寫操作在同一根信號線SDIO上實現(xiàn)，因此其配置方式與4線的配置稍微有些不一樣。下面我們將詳細介紹讀寫操作：

CSB：SPI控制讀寫使能信號；

SDIO：SPI的數(shù)據(jù)、地址讀寫端口；

SCLK：FPGA提供給ADC的SPI接口時鐘；

如下圖1所示為該ADC的SPI讀、寫配置時序圖。其中CSB和SCLK的操作和上篇介紹的4線SPI配置相同，圖上的時序參數(shù)在其datasheet上也有明確的說明，這里就不介紹了。

3線SPI與4線SPI配置的主要不同之處在傳輸?shù)臄?shù)據(jù)格式以及I/O轉(zhuǎn)換上。其讀寫數(shù)據(jù)格式由控制命令+地址+數(shù)據(jù)組成，而上篇提到的4線配置只有地址+數(shù)據(jù)。

圖1：SPI讀、寫時序圖

其中R/~W為高電平時，表示讀操作，低電平表示寫操作。W1,W0表示要讀寫的數(shù)據(jù)字節(jié)數(shù)，一般都設為0，代表每次讀寫一個寄存器地址的數(shù)據(jù)。A12~A0表示13bit的寄存器地址。D7~D0表示要讀寫的8bit寄存器數(shù)據(jù)。

因此我們在SPI寫操作時，只需寫入1bit 1+ 2bit 0 +13bit地址+ 8bit數(shù)據(jù)即可。其配置的方法和上篇的4線SPI寫操作相同。但當我們在執(zhí)行SPI讀操作時，就需要注意了：

首先需寫入1bit 0+ 2bit 0 +13bit地址，當最后1bit的地址A0在SCLK的上升沿寫入SDIO后，SDIO會由輸入口變?yōu)檩敵隹冢缓笤诮酉聛淼?個SCLK下降沿，SDIO會輸出寄存器的8bit數(shù)據(jù)。因此，在ADC的SDIO由輸入變?yōu)檩敵隹跁r，F(xiàn)PGA端的SDIO必須同步由輸出口變?yōu)檩斎肟冢⒃赟CLK上升沿接收這8bit數(shù)據(jù)最穩(wěn)定，F(xiàn)PGA端口的這種I/O轉(zhuǎn)換可以通過其內(nèi)置的三態(tài)門來實現(xiàn)。

如圖2所示為SDIO由輸入口變?yōu)檩敵隹诘臅r序控制圖，tEN_SDIO為轉(zhuǎn)換時間，其最小時間為10ns，參考零點為SCLK下降沿。

圖2：SDIO輸入轉(zhuǎn)換為輸出的時序圖

如圖3所示為SDIO由輸出口變?yōu)檩斎肟诘臅r序控制圖，tDIS_SDIO為轉(zhuǎn)換時間，其最小時間也為10ns，參考零點為SCLK上升沿。

圖3：SDIO輸出轉(zhuǎn)換為輸入的時序圖

3線SPI的讀寫時序分析就介紹到這里了，同樣強調(diào)幾個關鍵點：

關鍵點1：CSB在讀寫操作時，必須拉低。讀寫完成之后，必須拉高。

關鍵點2：SDIO作為輸入口時，數(shù)據(jù)每次必須在SCLK的上升沿寫入SPI。

關鍵點3：SDIO作為輸出口時，寄存器數(shù)據(jù)每次在SCLK的下降沿輸出SPI，F(xiàn)PGA端在SCLK的上升沿處捕獲數(shù)據(jù)最穩(wěn)定。

關鍵點4：一定要滿足datasheet給出的SPI的時序參數(shù)，并在代碼實現(xiàn)時要留有適當?shù)臅r序裕量。

關鍵點5：注意FPGA端的SDIO口的三態(tài)控制邏輯，以便正確讀寫ADC寄存器。

本篇以Analog Device(ADI)的多通道高速ADC芯片AD9249為例，簡要介紹了ADC的3線SPI配置時序，希望我們能一起學習、一起進步！下篇將具體介紹如何用verilog實現(xiàn)FPGA通過SPI對ADC進行配置。

審核編輯：劉清