Vivado創(chuàng)建不包含源文件的IP

有時(shí)候我們想?yún)⒖脊俜降脑创a，但是有些IP怎么也找不到官方的源碼，具體原因是什么呢？

下面從下面兩種Vivado創(chuàng)建IP的流程看下具體的原因：

所謂“數(shù)字積木”，就是Vivado集成開(kāi)發(fā)環(huán)境基于IP的 “積木塊”設(shè)計(jì)思想。

VIvado中IP定制化流程如下：

來(lái)源UG896

IP目錄將來(lái)自下面的IP統(tǒng)一到一個(gè)環(huán)境中，這些IP包括XilinxIP、第三方IP和用戶(hù)IP。

基于IP-XACT標(biāo)準(zhǔn)，VivadoIP封裝器工具提供了獨(dú)一無(wú)二的“重用”特性。IP封裝器為Vivado的任何用戶(hù)提供了一種能力，即將設(shè)計(jì)流程任意階段的一個(gè)設(shè)計(jì)進(jìn)行封裝，然后將該IP作為一個(gè)系統(tǒng)級(jí)的IP進(jìn)行使用。

創(chuàng)建不包含源文件的IP

上面建立的IP可以很方便操作一下看到源文件，實(shí)際使用過(guò)程中IP作為知識(shí)產(chǎn)權(quán)的成果，設(shè)計(jì)者并不希望公開(kāi)IP核的源代碼，下面將帶你建立一個(gè)不包含源文件的IP。

第一步：在操作系統(tǒng)下，執(zhí)行菜單命令【開(kāi)始】-【所有程序】-【Xilinx Design Tools】-【Vivado2018】點(diǎn)擊【Vivado2018】，啟動(dòng)Vivado集成開(kāi)發(fā)環(huán)境。

第二步：在“Vivado2018”主界面下，選擇“Create New Project”選項(xiàng)，彈出“New Project-Createa New Vivado Project”對(duì)話框。

第三步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project”對(duì)話框。在該對(duì)話框中，按如下參數(shù)進(jìn)行設(shè)置。

(1)Project name：gateip；

(2)Project location：XXXtest；

(3)選中“Create project subdirectory”前面的復(fù)選框。

第四步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-Project Type”對(duì)話框。在該對(duì)話框中，按如下參數(shù)進(jìn)行設(shè)置。

(1)選中“RTL Project”前面的復(fù)選框；

(2)其他按默認(rèn)設(shè)置。

第七步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-Default Part”對(duì)話框。在該對(duì)話框中,選擇器件“xc7k325tffg900-2”。

第八步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-New Project Summary”對(duì)話框。

第九步：?jiǎn)螕簟綟inish】按鈕。

至此，完成新工程的創(chuàng)建。

接下來(lái)添加文件

第一步：【Flow Navigateor】-【Add source】按鈕

彈出“Add Sources“對(duì)話框。在該對(duì)話框中，單擊【Add or crete design source】按鈕，彈出“Add Source Files”對(duì)話框。在該對(duì)話框中，定位到XXXXsource路徑。

在該路徑下，選擇gate.v文件。可以看到在“Add Sources”對(duì)話框中添加了gate.v文件，并且注意下面的設(shè)置。

gate.v文件

第六步：?jiǎn)螕簟綟inish】按鈕。

第七步：Vivado成開(kāi)發(fā)環(huán)境界面左側(cè)的“Flow Navigator”窗口中找到并展開(kāi)“SYNTHESIS”選項(xiàng)。在展開(kāi)項(xiàng)中，選擇“Run Synthesis”選項(xiàng)，Vivado開(kāi)始對(duì)該設(shè)計(jì)執(zhí)行綜合過(guò)程。

第八步：運(yùn)行完綜合過(guò)程后，彈出“Synthesis Completed”對(duì)話框。在該對(duì)話框中，選擇“Open Synthesized Design”前面的復(fù)選框。

第九步：自動(dòng)打開(kāi)綜合后的設(shè)計(jì)。在Vivado當(dāng)前設(shè)計(jì)界面底部的“Tel Console”窗口中輸入“write_edif F:/FILE/FPGA/ZYNQ/test/gateip/ip/gate.edf”命令，將gate.edf文件寫(xiě)到選擇的目錄下。

創(chuàng)建新的設(shè)計(jì)工程

第一步：?jiǎn)?dòng)Vivado集成開(kāi)發(fā)環(huán)境。

第二步：在“Vivado2018”主界面下，選擇“Create New Project”選項(xiàng)，彈出“New Project-Createa New Vivado Project”對(duì)話框。

第三步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project”對(duì)話框。按照實(shí)際進(jìn)行設(shè)置即可。

第四步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-Project Type”對(duì)話框。在該對(duì)話框中，按如下參數(shù)進(jìn)行設(shè)置。

(1)選中“RTL Project”前面的復(fù)選框。

(2)其他按默認(rèn)設(shè)置。

第五步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-Add Sources“對(duì)話框。在該對(duì)話框中，單擊【Add Files...】按鈕，彈出“Add Source Files”對(duì)話框。在該對(duì)話框中，定位到gate.edf文件?？梢钥吹皆凇癆dd Sources”對(duì)話框中添加了gate.v文件，并且注意下面的設(shè)置。

(1)在該對(duì)話框中，選中“Copy sources into project”前面的復(fù)選框。

(2)Target language：Verilog。

(3)Simulator language：Verilog。

第六步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-Add Constraints(optional)”對(duì)話框。

第七步：?jiǎn)螕簟綨EXT】按鈕，彈出對(duì)話框中，選擇器件

第八步：?jiǎn)螕簟綨ext】按鈕，彈出“New Project-New Project Summary”對(duì)話框。

第九步：?jiǎn)螕簟綟inish】按鈕。

至此，完成新工程的創(chuàng)建。

設(shè)置定制IP的庫(kù)名和目錄

第一步：在Vivado當(dāng)前工程主界面左側(cè)的“Flow Navigator”窗口中找到并展開(kāi)“PROJECT MANAGER”選項(xiàng)。在展開(kāi)項(xiàng)中，選擇“Settings”選項(xiàng)。

第二步：彈出“Settings”對(duì)話框。在該對(duì)話框左側(cè)的窗口中，找到并展開(kāi)“IP”選項(xiàng)。在展開(kāi)項(xiàng)中，找到并選擇“Packager”選項(xiàng)。在對(duì)話框右側(cè)的窗口中，按如下參數(shù)進(jìn)行設(shè)置。

第三步：?jiǎn)螕簟綩K】按鈕，退出“Settings”對(duì)話框。

封裝定制IP的實(shí)現(xiàn)

封裝IP的步驟如下所示。

第一步：在Vivado當(dāng)前工程主界面的主菜單下，執(zhí)行菜單命令【Tools】-【Createand IP Package...】；

第二步：彈出“Create and Package New IP”對(duì)話框。

第三步：?jiǎn)螕簟綨ext】按鈕。

第四步：彈出“Create and Package New IP-Create Peripheral，Package IP or Packagea Block Design”對(duì)話框。在該對(duì)話框中，選中“Package your current project”前面的復(fù)選框。

第五步：?jiǎn)螕簟綨ext】按鈕，彈出“Create and Package New IP-Package Your Current Project”對(duì)話框。在該對(duì)話框中，按默認(rèn)參數(shù)設(shè)置；

第六步：?jiǎn)螕簟綨ext】按鈕，彈出“Create and Package New IP-New IP Creation”對(duì)話框。

第七步：?jiǎn)螕簟綟inish】按鈕，彈出“Package IP”提示對(duì)話框。

第八步：?jiǎn)螕簟綩K】按鈕，在Vivado右側(cè)窗口中，出現(xiàn)配置IP參數(shù)的界面。如圖所示，給出了“Identification”參數(shù)配置對(duì)話框。在該對(duì)話框中，按如下參數(shù)進(jìn)行設(shè)置。

(1)Library:userdefme(與前面聲明的庫(kù)名稱(chēng)一致）。

(2)Name：gate

(3)Verison:1.0

(3)Display name：gate_v1_0

(4)Description: 2 input multi_gate with same DELAY configuration parameter

(5)Vendor display name：GPNT

(6)Companyurl：空著即可

(7)其他按默認(rèn)參數(shù)設(shè)置。

第九步：選擇“Compatibility”選項(xiàng)。

第十步：彈出如圖所示的“Compatibility”參數(shù)配置對(duì)話框，該配置對(duì)話框用于確認(rèn)該IP所支持的FPGA的類(lèi)型

第十一步：?jiǎn)螕簟癋ile Groups”選項(xiàng)，彈出如圖所示的“File Groups”參數(shù)配置對(duì)話框

在該對(duì)話框中，設(shè)計(jì)者可以添加一些額外的文件，如測(cè)試平臺(tái)文件。

第十二步：?jiǎn)螕?“Customization Parameters”選項(xiàng)。

看到此時(shí)的界面為空的，并沒(méi)有像前面封裝包含源文件IP的時(shí)候出現(xiàn)“DELAY”參數(shù)，這是因?yàn)椤癉ELAY”參數(shù)對(duì)于Verilog HDL而言是行為級(jí)描述，在綜合的時(shí)候不起任何作用。所以，在對(duì)設(shè)計(jì)綜合后，讀者看不到“DELAY”參數(shù)。

第十三步：?jiǎn)螕簟癈ustomization GUI”選項(xiàng)，彈出如圖所示的“Customization GUI”對(duì)話框。該對(duì)話框給出了輸入/輸出端口，以及帶有默認(rèn)值的參數(shù)選項(xiàng)。

第十四步：選擇 “Review and Package”選項(xiàng)，彈出“Review and Package”對(duì)話框，在該對(duì)話框中單擊【Package IP】按鈕，如圖所示。

第十八步：彈出“Package IP”對(duì)話框，提不“Finished packaging ‘gate_v_l_0’successfully”消息，提示封裝IP成功。

第十九步：?jiǎn)螕簟綩K】按鈕。

第二十步：在Vivado當(dāng)前工程主界面的主菜單下，執(zhí)行菜單命令【File】-【Close Project】，關(guān)閉當(dāng)前的工程。

調(diào)用并驗(yàn)證不包含源文件的IP 設(shè)計(jì)

調(diào)用和使用完全和之前的章節(jié)一樣，這里就不再贅述。

審核編輯：湯梓紅