研討會：利用編譯器指令提升AMD Vitis? HLS 設(shè)計性能

AMD Vitis 高層次綜合 ( HLS ) 已成為自適應(yīng) SoC 及 FPGA 產(chǎn)品設(shè)計領(lǐng)域的一項(xiàng)顛覆性技術(shù)，可在創(chuàng)建定制硬件設(shè)計時實(shí)現(xiàn)更高層次的抽象并提高生產(chǎn)力。Vitis HLS 通過將 C/C++ 代碼為 AMD 設(shè)備上可編程邏輯的 RTL 代碼加速 IP 創(chuàng)建。

在 Vitis HLS 中，優(yōu)化指令脫穎而出成為最強(qiáng)大的工具之一，使設(shè)計人員能夠從相同底層 C 模型出發(fā)，探索各種架構(gòu)解決方案。此功能有助于快速生成性能優(yōu)化的解決方案，以滿足開發(fā)人員的設(shè)計需求。

在本次網(wǎng)絡(luò)研討會中，我們將演示如何利用優(yōu)化指令和 HLS 分析功能來高效駕馭各種 AMD 自適應(yīng) SoC 及 FPGA 產(chǎn)品的快速解決方案。

網(wǎng)絡(luò)研討會將討論的主題：

• Vitis HLS 概述和介紹。

• 了解不同類型的優(yōu)化指令以及它們?nèi)绾斡绊懢C合結(jié)果。

• 探索有助于分析和可視化結(jié)果的不同分析器。

• 演示設(shè)計 Demo 并演示優(yōu)化指令的應(yīng)用以創(chuàng)建一系列 IP 解決方案。

歡迎加入我們，參加本次內(nèi)容豐富的網(wǎng)絡(luò)研討會！我們將為您提供利用 Vitis HLS 和優(yōu)化指令加速 AMD 自適應(yīng) SoC 和 FPGA 開發(fā)所需的知識和技能。無論您當(dāng)前正在使用 Vitis HLS 還是希望了解 Vitis HLS 是否是您下一個設(shè)計項(xiàng)目的正確選擇，本次網(wǎng)絡(luò)研討會將使您能夠充分了解高層次綜合的潛力，幫助您更快地實(shí)現(xiàn)設(shè)計目標(biāo)。

演講時間2023.12.21 1030

演講嘉賓Lauren Gao（ 高亞軍 ）

Lauren Gao ，AMD資深戰(zhàn)略應(yīng)用工程師

Lauren 專注于 C/C++ 高層次綜合，擁有多年利用 FPGA 實(shí)現(xiàn)數(shù)字信號處理算法的經(jīng)驗(yàn)，對 FPGA 的架構(gòu)、開發(fā)工具和設(shè)計理念有深入的理解。發(fā)布網(wǎng)絡(luò)視頻課程《Vivado 入門與提高》點(diǎn)擊率超過5萬、出版《基于 FPGA 的數(shù)字信號處理》《Vivado 從此開始》《AMD FPGA 設(shè)計優(yōu)化寶典-面向 Vivado 》等多本書籍并廣受開發(fā)者好評。

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