中文字幕精品无码国产,国产一级毛卡片视频在线播放,五月开心婷婷综合动漫卡通

不知道有沒有人像我一樣，長久以來將verilog中的有符號數(shù)視為不敢觸碰的禁區(qū)。不過俗話說啊解決恐懼的最好辦法就是直面恐懼，又有俗話說要想工其事必先利其器，還有俗話說磨刀不誤砍柴工，也有俗話說The only thing we have to fear is fear itself，所以今天咱們就嘗試對verilog中數(shù)據(jù)的符號屬性（有符號數(shù)和無符號數(shù)）探究根源。

本文的驗證環(huán)境基于VCS通過auto_testbench生成，相關的vcs命令行細節(jié)請在auto_testbench工程目錄下查詢。

先說明一個大前提，有符號數(shù)即補碼表示，無符號數(shù)即原碼表示或者說必然是整數(shù)的補碼表示，因此有符號數(shù)和無符號數(shù)均可以認為是數(shù)值的補碼。

為了省流，還是先甩結(jié)論。有符號數(shù)和無符號數(shù)的最本質(zhì)區(qū)別就是：符號位的識別和高位拓展。除此之外，另一個區(qū)別就是從人的角度如何如何讀這個數(shù)，或者說$display(%d)打印時打印的值是什么（而從機器的角度它壓根就不區(qū)分signed和unsigned)。也就是說，如果不涉及到位寬拓展的事，有符號數(shù)和無符號數(shù)在verilog運算中可以說毫無差別。

所以先給出兩個結(jié)論，verilog中數(shù)據(jù)的符號屬性會影響兩件事：

1.符號位的識別和位寬拓展，有符號數(shù)最高位被識別為符號位，高位拓展時拓展符號位，無符號數(shù)高位拓展0；

2.數(shù)據(jù)的實際值（人的角度如何如何讀這個數(shù)）；

顯然，這個這個結(jié)論和固有的認知出入有點大，不急咱們先看一個實驗。下面的代碼是一段不涉及到位寬拓展的運算，t0_va0為有符號數(shù)-1，也就是16'hffff：

logic signed[15:0]t0_va0 = -1;//16'hffff

wire signed[15:0]t0_en0 = t0_va0 + 16'hffff;
wire [15:0]t0_en1 = t0_va0 + 16'hffff;

wire signed[15:0]t0_en2 = t0_va0 + $signed(16'hffff);
wire [15:0]t0_en3 = t0_va0 + $signed(16'hffff);

wire signed[15:0]t0_en4 = t0_va0 - 16'h1;
wire signed[15:0]t0_en5 = t0_va0 - $unsigned(16'h1);

wire [15:0]t0_en6 = t0_va0 - 16'h1;
wire [15:0]t0_en7 = t0_va0 - $unsigned(16'h1);

仿真的結(jié)果如下：

可以看到所有的結(jié)果都是一致的。而如果將va0信號改成無符號數(shù)：

logic [15:0]t1_va0 = 16'hffff;

wire signed[15:0]t1_en0 = t1_va0 + 16'hffff;
wire [15:0]t1_en1 = t1_va0 + 16'hffff;

wire signed[15:0]t1_en2 = t1_va0 + $signed(16'hffff);
wire [15:0]t1_en3 = t1_va0 + $signed(16'hffff);

wire signed[15:0]t1_en4 = t1_va0 - 16'h1;
wire signed[15:0]t1_en5 = t1_va0 - $unsigned(16'h1);

wire [15:0]t1_en6 = t1_va0 - 16'h1;
wire [15:0]t1_en7 = t1_va0 - $unsigned(16'h1);

其仿真結(jié)果也是一致的：

而一旦涉及到運算結(jié)果位寬拓展結(jié)果就有所差別了，比如將結(jié)果的位寬都改成18bit：

logic signed[15:0]t2_va0 = -1;

wire signed[17:0]t2_en0 = t2_va0 + 16'hffff;
wire [17:0]t2_en1 = t2_va0 + 16'hffff;

wire signed[17:0]t2_en2 = t2_va0 + $signed(16'hffff);
wire [17:0]t2_en3 = t2_va0 + $signed(16'hffff);

wire signed[17:0]t2_en4 = t2_va0 - 16'h1;
wire signed[17:0]t2_en5 = t2_va0 - $unsigned(16'h1);

wire [17:0]t2_en6 = t2_va0 - 16'h1;
wire [17:0]t2_en7 = t2_va0 - $unsigned(16'h1);

看到的波形就是這樣：

這個事就有些神奇了，所以后面就是說明下這里面的區(qū)別，或者說在完成運算后工具是如何識別這個數(shù)的符號性以決定位寬拓展的結(jié)果的。在開始之前必須明確下一個有符號數(shù)（補碼），'h1fffe和'hfffe對于機器是沒有區(qū)別的，都是-2。

仿真工具在對一個運算結(jié)果進行位寬拓展時，會先識別這個數(shù)的符號屬性，那么具體是怎么識別的呢？

1.有符號數(shù)和有符號數(shù)運算，結(jié)果為有符號數(shù)；

2.有符號數(shù)和無符號數(shù)運算，結(jié)果為無符號數(shù)；

3.無符號數(shù)和無符號數(shù)運算，結(jié)果為無符號數(shù)；

4.運算結(jié)果外又通過signed和unsigned定向指定時，最終的符號屬性遵照指定結(jié)果；

5.等號左側(cè)信號聲明中的signed/unsigned不影響右側(cè)運算結(jié)果的符號數(shù)屬性；

好，咱們一個一個看。

有符號數(shù)和有符號數(shù)運算，結(jié)果為有符號數(shù)。

logic signed[15:0]t3_va0 = -1;

wire signed[17:0]t3_en0 = t3_va0 - $signed(16'h1);
wire signed[17:0]t3_en1 = t3_va0 + $signed(16'hffff);
wire [17:0]t3_en2 = t3_va0 - $signed(16'h1);
wire [17:0]t3_en3 = t3_va0 + $signed(16'hffff);

很顯然，兩個有符號數(shù)進行操作結(jié)果是有符號數(shù)，位寬拓展時拓展符號位。同時這個波形還說明了等號左側(cè)信號聲明中的signed/unsigned不影響右側(cè)運算結(jié)果的符號數(shù)屬性。

有符號數(shù)和無符號數(shù)運算，結(jié)果為無符號數(shù)。

wire signed[17:0]t3_en4 = t3_va0 - 16'h1;
wire signed[17:0]t3_en5 = t3_va0 + 16'hffff;
wire [17:0]t3_en6 = t3_va0 - 16'h1;
wire [17:0]t3_en7 = t3_va0 + 16'hffff;

顯然結(jié)果是無符號數(shù)，高位拓展時拓展的都是0。

無符號數(shù)和無符號數(shù)運算，結(jié)果為無符號數(shù)。這個不說了，顯而易見的事情。

運算結(jié)果外又通過signed和unsigned定向指定時，最終的符號屬性遵照指定結(jié)果。

wire signed[17:0]t3_en8 = $unsigned(t3_va0 - $signed(16'h1));
wire signed[17:0]t3_en9 = $unsigned(t3_va0 + $signed(16'hffff));
wire [17:0]t3_en10 = $signed(t3_va0 - 16'h1);
wire [17:0]t3_en11 = $signed(t3_va0 + 16'hffff);

因為在運算之后又通過signed和unsigned指定了符號屬性，所以后面的位寬拓展就按照對應的屬性來了。再次進一步的佐證，等號左側(cè)信號聲明中的signed/unsigned不影響右側(cè)運算結(jié)果的符號數(shù)屬性。

好了現(xiàn)在我們再把前文的結(jié)論翻出來，verilog中的符號屬性會影響兩件事情：

1.符號位的識別和位寬拓展，有符號數(shù)最高位被識別為符號位，高位拓展時拓展符號位，無符號數(shù)高位拓展0；

2.數(shù)據(jù)的實際值（人的角度如何如何讀這個數(shù)）；

再看這個測試就很好解釋了：

logic signed[15:0]t2_va0 = -1;

wire signed[17:0]t2_en0 = t2_va0 + 16'hffff;
//就是'hffff+'hffff = 'h1fffe
wire [17:0]t2_en1 = t2_va0 + 16'hffff;
//同上

wire signed[17:0]t2_en2 = t2_va0 + $signed(16'hffff);
//本質(zhì)還是'hffff+'hffff = 'h1fffe，不過因為結(jié)果是有符號數(shù)，拓展位寬為18bit時拓展為18'h3fffe
wire [17:0]t2_en3 = t2_va0 + $signed(16'hffff);
//同上

wire signed[17:0]t2_en4 = t2_va0 - 16'h1;
//本質(zhì)是'hffff-'h1，或者理解成'hffff+'hffff，加上一個負數(shù)位寬一定不需要高位拓展，所以結(jié)果是'hfffe
//再根據(jù)等號左側(cè)的需求拓展為18bit，無符號數(shù)拓展0，結(jié)果為18'fffe
wire signed[17:0]t2_en5 = t2_va0 - $unsigned(16'h1);
//同上

wire [17:0]t2_en6 = t2_va0 - 16'h1;
//同上
wire [17:0]t2_en7 = t2_va0 - $unsigned(16'h1);
//同上

再來補充一個，大家看看結(jié)果應該是啥：

wire [17:0]t2_en8 = t2_va0 - $signed(16'h1);

顯然結(jié)果應該是18'h3fffe，因為左側(cè)的運算結(jié)果是有符號數(shù)的16'hfffe，拓展成18bit時拓展符號位1：

最后呢再看一組額外的實驗，感興趣的可以分析一下結(jié)果：

//test
logic [1:0]va_u;
logic signed[1:0]va_s;

logic [2:0]vb_u;
logic [2:0]vb_s;

logic [31:0]vc_u;
logic [31:0]vc_s;

initial begin
va_u = -1;
va_s = -1;//signed
$display("va_u='b%0b, va_s='b%0b", va_u, va_s);
$display("va_u=%0d, va_s=%0d", va_u, va_s);

vb_u = -va_u;
vb_s = -va_s;
$display("vb_u='b%0b, vb_s='b%0b", vb_u, vb_s);
$display("vb_u=%0d, vb_s=%0d", vb_u, vb_s);

vc_u = va_u;
vc_s = va_s;
$display("vc_u='b%0b, vc_s='b%0b", vc_u, vc_s);
end

仿真的結(jié)果為：

va_u='b11, va_s='b11
va_u=3, va_s=-1
vb_u='b101, vb_s='b1
vb_u=5, vb_s=1
vc_u='b11, vc_s='b11111111111111111111111111111111

聲明：本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人，不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學習之用，如有內(nèi)容侵權(quán)或者其他違規(guī)問題，請聯(lián)系本站處理。舉報投訴