使用SystemVerilog調(diào)試布局方法

Xcelium工具中的SimVision是一個(gè)圖形化的工具，支持對SystemVerilog代碼的調(diào)試，同時(shí)內(nèi)置svdebug布局幫助用戶來調(diào)試基于System Verilog的驗(yàn)證環(huán)境。

使用SystemVerilog調(diào)試布局

System Verilog調(diào)試布局由三部分組成。左上角Design Browser，可以訪問仿真對象，右上角為Source Browser，用來展示源碼，下側(cè)窗口為Waveform window，用來顯示波形。

啟動(dòng)SystemVerilog調(diào)試布局的方式

命令行使用–layout svdebug來指定，如：

xrun –s –gui –layout svdebug –linedebug top_tb.sv

使用菜單欄切換布局

Window – Layout – SystemVerilog Debugging

設(shè)置SystemVerilog為默認(rèn)窗口布局的方式

啟動(dòng)SimVison圖形界面

選擇Edit – Preferences

打開Layouts 標(biāo)簽

選擇System Verilog Debugging為默認(rèn)窗口布局

通過Design Browser查看SystemVerilog對象

這里可以看到對象的實(shí)例，包括它們之間的層級關(guān)系以及各個(gè)對象的數(shù)據(jù)成員和包含的task和function。還可以看到module實(shí)例及其層級關(guān)系。需要查看源碼，可以右擊目標(biāo)選擇Send to Source Browser。

使用Waveform Window查看SystemVerilog對象

該窗口支持對 Static variables / Class variables /Queues / Packed structures / Packed arrays / Associative arrays / Dynamicarrays對象的查看

使用Schematic Tracer查看SystemVerilog對象

Schematic Tracer用來顯示interface、modports與rtl之間的連接關(guān)系。

其他SystemVerilog調(diào)試窗口

SystemVerilog Class Browser

Data Browser

Constraints Debugger

審核編輯：黃飛