芯片設(shè)計(jì)都不可避免的考慮要素—閂鎖效應(yīng)latch up

閂鎖效應(yīng)，latch up，是個(gè)非常重要的問(wèn)題?，F(xiàn)在的芯片設(shè)計(jì)都不可避免的要考慮它。我今天就簡(jiǎn)單地梳理一下LUP的一些問(wèn)題。

啥是所謂的latch up呢？一句話總結(jié)起來(lái)很簡(jiǎn)單：CMOS中形成了兩個(gè)BJT，基極和集電極接在了一起，形成正反饋回路，電流大到一定程度可能會(huì)使芯片失效甚至燒壞芯片。這兩個(gè)BJT其實(shí)就是一個(gè)npnp的結(jié)構(gòu)，pmos的源/漏、n阱、nmos的p襯底構(gòu)成一個(gè)pnp的BJT，而pmos的n阱、nmos的p襯底、nmos的源漏構(gòu)成一個(gè)npn的BJT。

這兩個(gè)BJT共用了nmos的p substrate、pmos的n well，其等效電路圖相當(dāng)于這兩個(gè)BJT的base和collector接在一起了。我在網(wǎng)上隨便找了個(gè)圖大家可以參考，圖中的各種電阻啥的可以忽略，就看三極管怎么連的就行。

重點(diǎn)來(lái)了，假設(shè)現(xiàn)在有一個(gè)擾動(dòng)，使得pmos的n well電勢(shì)小于Vdd，其電勢(shì)差大于PNP的開(kāi)啟電壓，發(fā)射極正偏，PNP就工作在放大狀態(tài)了，集電極出來(lái)的放大的電流將是基極電流的一個(gè)倍數(shù)，而這個(gè)電流也相當(dāng)于NPN基極電流，此時(shí)NPN也會(huì)在放大區(qū)，NPN放大出來(lái)的電流又是PNP的基極電流。這就形成了一個(gè)正反饋的回路，你放大我，我放大你，只要這兩個(gè)放大系數(shù)之積大于1，那么這里的電流就會(huì)越來(lái)越大，直至爆炸。

開(kāi)個(gè)玩笑，爆炸應(yīng)該是不會(huì)爆炸的，但是芯片停止工作是一定的。這個(gè)時(shí)候就只能把芯片斷電，然后重新開(kāi)啟才行了——前提是芯片電路沒(méi)有被燒壞。想想如果一個(gè)芯片隔一會(huì)必須斷電一次，那誰(shuí)受得了，所以這個(gè)latch up一定要消除才行。我就講一講目前我所能理解的集中消除latch up的方法。

第一，從源頭出發(fā)，既然latch up的發(fā)生來(lái)自于擾動(dòng)，那我們就盡量消除這個(gè)擾動(dòng)對(duì)我們cell的影響。我這里所謂的擾動(dòng)，基本都是來(lái)自于靜電，所以越靠近IO的cell越要注意latch up的問(wèn)題。一般來(lái)說(shuō)，越靠近IO的cell所要遵循的LUP rule越嚴(yán)格。一種方法是加guard ring，可以減小噪聲和靜電的影響。這也是我目前唯一知道的方法哈哈。

第二，可以在BJT的放大系數(shù)上做文章。只要能保證兩個(gè)BJT的beta之積小于1，就能有效消除latch up。一種方法是盡量讓nmos和pmos隔的遠(yuǎn)一些，這個(gè)具體原理我還不是很清楚，需要非常深入的器件知識(shí)才行。

第三，盡量保證BJT基極與發(fā)射極電勢(shì)相差不大，也就是不讓BJT工作在放大區(qū)。一種方法是把n well接Vdd，p substrate接Vss。注意，這里可能就有疑惑了，我在上學(xué)的時(shí)候?qū)W的標(biāo)準(zhǔn)的CMOS本來(lái)就是n well接Vdd，p substrate接Vss的呀。實(shí)際上在老的工藝貌似確實(shí)是是這樣，每一個(gè)cell都是這么接，但是這樣會(huì)有點(diǎn)浪費(fèi)面積?，F(xiàn)在的工藝cell的layout應(yīng)該不會(huì)畫(huà)這部分了，而是需要我們后端擺放cell時(shí)候加進(jìn)來(lái)tap cell，其作用就是接n well和p substrate到Vss和Vdd上。因?yàn)閟td cell一個(gè)一個(gè)排在一起的時(shí)候，它們的n well和p substrate是公用的，所以不需要每個(gè)cell都連，只需要隔一段距離擺一個(gè)tap cell就行了。這個(gè)方法可能也是和我們后端關(guān)系最大的了，前兩種多是layout要考慮的吧。