AMD Versal系列CIPS IP核介紹

AMD自適應(yīng)計(jì)算加速平臺(tái)（ACAP）是一個(gè)完全軟件可編程資源集合，這些資源結(jié)合在一起構(gòu)成片上系統(tǒng) (SoC)，包括以下主要的資源塊：

AI 引擎（AI 引擎可用性與器件相關(guān)）

可編程邏輯(PL)

片上網(wǎng)絡(luò)(NoC)

高速 I/O(XPIO)

集成存儲(chǔ)器控制器(DDRMC)

處理器系統(tǒng)(PS)

平臺(tái)管理控制器(PMC)

IntegratedBlock for PCIe ，含 DMA 和高速緩存一致性互連(CPM)（CPM 可用性與器件相關(guān)）

收發(fā)器 (GT)

高速調(diào)試端口(HSDP)

高速連接和加密集成 IP

Versal ACAP 應(yīng)用可以利用這些資源中的功能。要?jiǎng)?chuàng)建設(shè)計(jì)或?qū)⒃O(shè)計(jì)移植到 Versal ACAP，必須確定哪些資源最能滿足應(yīng)用的不同需求，并跨資源對(duì)應(yīng)用進(jìn)行分區(qū)。下圖顯示了 Versal ACAP 的布局。

圖1 Versal 器件布局

所有器件都包含一個(gè)由標(biāo)量引擎(APU和RPU)和外設(shè)組成的處理系統(tǒng)（PS）。PS是包括平臺(tái)管理在內(nèi)的一組體系結(jié)構(gòu)元素的一部分控制器、CPM塊、NoC和集成內(nèi)存控制器是緊耦合的，但也是能夠彼此獨(dú)立操作。簡(jiǎn)化的布局如下圖所示。

圖2 PS和周圍的功能塊

主要功能模塊互連

如下圖所示，PS 模塊、PMC 模塊與 CPM 模塊組合在一起，并使用 Control, Interface, and Processing System (CIPS) IP核進(jìn)行配置。

圖3 器件級(jí)互連架構(gòu)

CIPS IP 核支持您完成以下配置：

1、配置 PMC、PS、NoC 和（可選）PL 的器件時(shí)鐘設(shè)置

2、配置 PMC 閃存控制器、外設(shè)及其關(guān)聯(lián)的多路復(fù)用 I/O (MIO)

3、配置 PS 外設(shè)及其關(guān)聯(lián)的 I/O

4、配置 PS-PL 中斷和交叉觸發(fā)

5、配置 CPM（含 DMA 和高速緩存一致性互連的 Integrated Block for PCIe）

6、配置連接至 NoC 和 PL 的 PS 和 CPM AXI 接口

7、配置系統(tǒng)監(jiān)控器供電和溫度監(jiān)控和警報(bào)

8、配置 HSDP 用于高速調(diào)試

CIPS相關(guān)IP核定制和作用解析

Versal ACAP 支持 2 種設(shè)計(jì)流程：傳統(tǒng)設(shè)計(jì)流程和基于平臺(tái)的設(shè)計(jì)流程。但所有 Versal 器件設(shè)計(jì)必須包含 CIPS IP。平臺(tái)管理控制器 (PMC) 整合到 CIPS IP 中，必須對(duì)其加以配置才能使 Versal 器件正確啟動(dòng)。

1、CIPS IP核心模塊設(shè)計(jì)

單擊CIPS IP，可以自定義控制接口和處理系統(tǒng)IP核。選擇定制的框圖如下圖所示。

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圖4 CIPS IP 核模塊設(shè)計(jì)

a、選擇設(shè)計(jì)流程

CIPS非常靈活，可以用幾種不同的方式進(jìn)行配置。CIPS IP允許配置許多操作參數(shù)。有兩個(gè)設(shè)計(jì)流程可用于配置這些參數(shù)。這兩個(gè)流程基于兩個(gè)用戶的傳統(tǒng)典型應(yīng)用，如下表所示。

CIPS IP為設(shè)計(jì)人員提供塊/板卡自動(dòng)化等輔助。塊自動(dòng)化提供初始配置并連接到其他相關(guān)IP塊。當(dāng)選擇單板部件并設(shè)置預(yù)置時(shí)，Board Automation會(huì)對(duì)CIPS IP應(yīng)用特定的配置預(yù)置，以配合目標(biāo)板卡。此外，其他IP可以為連接到CIPS IP的附加外設(shè)/連接提供連接自動(dòng)化。塊自動(dòng)化不可重入。除非將IP從IP集成器中刪除并再次添加，否則它不能被再次調(diào)用。

b、塊自動(dòng)化

Vivado支持CIPSIP的塊自動(dòng)化以幫助將其集成到更大的設(shè)計(jì)中。將CIPS IP添加到框圖后將彈出塊自動(dòng)化橫幅，如下圖5所示。單擊Run Block Automation打開(kāi)塊自動(dòng)化頁(yè)面。

有兩種設(shè)計(jì)流程可供選擇，選擇的流程將反映在CIPS IP中。建議利用塊自動(dòng)化來(lái)配置DDR內(nèi)存控制器，因?yàn)樗梢源_保CIPS和NoC IP的專用接口之間的適當(dāng)連接。

圖5 塊自動(dòng)化

圖6 運(yùn)行塊自動(dòng)化

c、板卡自動(dòng)化

創(chuàng)建針對(duì)單板而不是特定器件的Vivado項(xiàng)目時(shí)，可以使用單板預(yù)設(shè)來(lái)初始化具有單板特定設(shè)置的CIPS IP核。在塊設(shè)計(jì)中實(shí)例化CIPS IP后，將出現(xiàn)一個(gè)綠色橫幅，要訪問(wèn)板自動(dòng)化，請(qǐng)單擊此橫幅上的運(yùn)行塊自動(dòng)化。

如果要設(shè)置單板預(yù)置，請(qǐng)?jiān)凇斑\(yùn)行塊自動(dòng)化”窗口中將“應(yīng)用單板預(yù)置”設(shè)置為“是”。

圖7 應(yīng)用塊自動(dòng)化實(shí)現(xiàn)板自動(dòng)化

d、CIPS預(yù)置

CIPS是通過(guò)CIPS參數(shù)的默認(rèn)配置(稱為Presets)啟用的。預(yù)置方便設(shè)計(jì)創(chuàng)建和塊自動(dòng)化，并使用戶能夠通過(guò)GUI快速配置IP，而無(wú)需深入?yún)?shù)細(xì)節(jié)。根據(jù)所選擇的設(shè)計(jì)流程，可以使用不同的預(yù)設(shè)。默認(rèn)預(yù)設(shè)表示最簡(jiǎn)單和必要的設(shè)置選項(xiàng)。這些選項(xiàng)基于傳統(tǒng)的、大多數(shù)遇到的用例，以及設(shè)備最小的啟動(dòng)和運(yùn)行時(shí)需求。

有兩個(gè)可用的設(shè)計(jì)流程，即PL子系統(tǒng)和整個(gè)系統(tǒng)。在選擇設(shè)計(jì)流的基礎(chǔ)上，將默認(rèn)的預(yù)置配置啟用到所選參數(shù)中。下圖所示為CIPS IP核全系統(tǒng)與PL子系統(tǒng)預(yù)置。

圖8 CIPS 預(yù)置

2、CPM模塊

Versal 架構(gòu)包括多個(gè)塊，用于實(shí)現(xiàn)基于 PCITM-SIG 技術(shù)的高性能標(biāo)準(zhǔn)接口。在包含 CPM 的 Versal ACAP 中，CPM 遵循服務(wù)器系統(tǒng)方法論來(lái)為設(shè)計(jì)提供主要接口。作為 Versal 架構(gòu)集成 shell 的一部分，CPM 與 NoC 之間存在專用連接，通過(guò)該連接可以訪問(wèn) DDR 和其他硬化 IP。CPM 與可編程邏輯分開(kāi)配置，使集成 shell 在啟動(dòng)后即可快速運(yùn)行，而無(wú)需配置 PL。這種單獨(dú)配置方法解決了 PCIe 規(guī)范帶來(lái)的常見(jiàn)上電和復(fù)位時(shí)序問(wèn)題。CPM 有 2 種實(shí)現(xiàn)方式：CPM4 和CPM5。

不同系列的 Versal 的器件可支持的 PCIE 最高速率不同，能夠支持PCIE5.0協(xié)議的產(chǎn)品，例如 VPK120，其 CIPS 內(nèi)使用的是CPM5，而只能支持到 PCIE 4.0 協(xié)議的產(chǎn)品，例如VCK190，其 CIPS 內(nèi)使用的是 CPM4，某些器件不提供CPM。

目前，只有Full System (PS + PMC + CPM + PL)流程支持CPM塊中的PCIe配置。

圖9 CPM4基本配置

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圖10 CPM5基本配置

3、系統(tǒng)監(jiān)控器

系統(tǒng)監(jiān)測(cè)器(SYSMON)既可在VersalACAP本身內(nèi)監(jiān)測(cè)物理環(huán)境，也可在使用外部輸入的更廣泛的系統(tǒng)內(nèi)監(jiān)測(cè)物理環(huán)境。它是用來(lái)確保通用ACAP和整個(gè)系統(tǒng)以安全、穩(wěn)妥、可靠的方式運(yùn)行的。SYSMON為客戶提供溫度和應(yīng)用電壓供應(yīng)的數(shù)字測(cè)量，以及在更廣泛的系統(tǒng)范圍內(nèi)的片外電壓測(cè)量。

它的主要用途是用于電源電壓/電流的板電平監(jiān)測(cè)。

CIPS IP核可以實(shí)現(xiàn)以下措施:

1、芯片供電監(jiān)控

2、溫度測(cè)量

3、外部供應(yīng)測(cè)量

基本配置選項(xiàng)卡具有默認(rèn)和自定義選項(xiàng)，如下圖所示。

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圖11 SYSMON基本配置

默認(rèn)窗口具有不同的預(yù)設(shè)選項(xiàng)，為SYSMON使用提供了一個(gè)典型用法。每個(gè)測(cè)量都有相關(guān)的閾值水平，控制報(bào)警斷言。報(bào)警默認(rèn)啟用。對(duì)于對(duì)SYSMON測(cè)量的外部訪問(wèn)，支持I2C和PMBus接口。為確保不誤觸發(fā)SYSMON告警，請(qǐng)檢查預(yù)置告警值，確保當(dāng)前選擇的值符合所需用例。

默認(rèn)窗口還提供了設(shè)置電壓平均水平為2、4、8和16的選項(xiàng)。MIO引腳分配可以通過(guò)IO面板進(jìn)行修改。任何MIO沖突都以圖標(biāo)突出顯示。

“片上電源監(jiān)視器”選項(xiàng)支持不同類型的電壓測(cè)量，包括客戶電源電壓和客戶專用焊盤電壓。

“溫度配置”選項(xiàng)配置設(shè)備溫度監(jiān)控選項(xiàng)，包括過(guò)溫關(guān)機(jī)。

CIPS IP 核心允許最多選擇 16 個(gè)引腳進(jìn)行外部電源測(cè)量。所有 AUXIO 均應(yīng)分配到同一Bank。AUXIO支持 PMC MIO、LPD MIO 和 HDIO。

4、Xilinx SoftError Mitigation (XilSEM)庫(kù)配置

Xilinx Soft Error Mitigation (XilSEM)庫(kù)提供了一種預(yù)配置和預(yù)驗(yàn)證的解決方案，用于檢測(cè)并可選地糾正VersalACAP配置存儲(chǔ)器中的軟錯(cuò)誤。CIPS可以啟用XilSEM庫(kù)的基本功能。XilSEM庫(kù)的高級(jí)功能可以通過(guò)應(yīng)用于設(shè)計(jì)的屬性進(jìn)行訪問(wèn)。

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圖12 XilSEM庫(kù)配置

5、篡改事件/響應(yīng)配置

Tamper事件是來(lái)自篡改監(jiān)測(cè)功能的中斷。Tamper監(jiān)測(cè)系統(tǒng)在檢測(cè)到電源毛刺、溫度偏差、調(diào)試（JTAG）切換檢測(cè)、自定義用戶（外部MIO）事件、Tamper寄存器事件和電壓告警事件時(shí)，CIPS中產(chǎn)生中斷，對(duì)上述每個(gè)篡改事件有不同的響應(yīng)，用戶可以為每個(gè)篡改事件選擇不同的響應(yīng)。

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圖13 Tamper事件/響應(yīng) 配置

6、PS-NOC接口

PS-NoC接口選項(xiàng)支持從CIPS處理器到其他通用設(shè)備資源(如DDR、AI引擎和PL)的內(nèi)存映射連接。下表列出了可以在IP核配置中選擇的NoC接口。

CIPS IP核PS-NoC接口顯示了啟用這些端口的不同NoC主/從端口選項(xiàng)，如圖17所示。

下表3顯示了可以分配給連接到CIPS主NoC端口的DDR/AI Engine/PL從機(jī)的地址。

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圖14 PS-NoC接口

以下是關(guān)于PS-NoC端口使用的一些建議。

如果設(shè)計(jì)有AI引擎，那么你必須啟用PMC NoC端口來(lái)配置AI引擎。

默認(rèn)情況下，32位RPU無(wú)法訪問(wèn)或控制其32位地址的AI引擎。

所有4個(gè)PS到NoC的CCI端口必須連接到NoC。

NoC上CIPS +DDR + PL從連接示意圖如下圖18所示:

圖15 CIPS NOC

關(guān)于NOC可以同時(shí)參閱公眾號(hào)里面“AMD Versal系列FPGA NoC介紹及實(shí)戰(zhàn)”文章。

7、時(shí)鐘配置

該界面可以用來(lái)配置外設(shè)時(shí)鐘、PL時(shí)鐘、DDR內(nèi)存、AI引擎和CPU時(shí)鐘。時(shí)鐘組分為如下三種：

主時(shí)鐘組(MCG)：包括RPU PLL、APU PLL、PMC PLL、NOC PLL以及CPM4/5PLL。

RTC時(shí)鐘組(RCG)。這是一個(gè)實(shí)時(shí)時(shí)鐘，一個(gè)專用于RTC的內(nèi)部時(shí)鐘。這個(gè)時(shí)鐘不需要時(shí)鐘分頻器。

ICG (interface Clock Group)。該組具有外部提供的時(shí)鐘，例如來(lái)自物理端接口(PHY)和PL的時(shí)鐘。PL側(cè)外設(shè)可以通過(guò)PL時(shí)鐘(PL_REF_CLK)操作。

輸入時(shí)鐘：

輸入?yún)⒖碱l率:這是來(lái)自板載時(shí)鐘源(REF_CLK)的時(shí)鐘頻率。

外設(shè)參考頻率:本節(jié)列出時(shí)鐘引腳和由MIO引腳驅(qū)動(dòng)時(shí)鐘的外設(shè)的輸入頻率。

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圖16 輸入時(shí)鐘配置

輸出時(shí)鐘顯示允許更新頻率的默認(rèn)/用戶選擇的外圍時(shí)鐘，輸出時(shí)鐘保持不同的域鎖相環(huán)。

PS和PMC中的PLL是:

?APLL:位于FPD領(lǐng)域的APU PLL

?NPLL:位于PMC域中的NoC PLL

?RPLL:位于LPD域的RPU PLL

?PPLL:位于PMC域中的PMC PLL

在默認(rèn)模式下(當(dāng)手動(dòng)模式關(guān)閉時(shí))，核自動(dòng)選擇源鎖相環(huán)并計(jì)算M(乘法器)和D(除數(shù)器)值，以確保工具滿足請(qǐng)求的頻率到最接近的可能值。因?yàn)槊總€(gè)PLL都滿足多個(gè)外設(shè)的需求，核可能無(wú)法實(shí)現(xiàn)所有請(qǐng)求的值。如下圖17所示。

啟用手動(dòng)時(shí)鐘模式時(shí)，會(huì)顯示不同的選項(xiàng)。用戶可以直接輸入各種鎖相環(huán)的源鎖相環(huán)，M和D值以及單個(gè)外圍時(shí)鐘除數(shù)值，從而實(shí)現(xiàn)更精細(xì)的控制。在手動(dòng)時(shí)鐘模式下，輸入Ref時(shí)鐘頻率為33.33 MHz時(shí)給出默認(rèn)除數(shù)值。如果您以不同的參考時(shí)鐘頻率移動(dòng)到手動(dòng)模式，那么您將遇到用戶需要手動(dòng)解析除數(shù)值的DRC。如下圖18所示。

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圖17 輸出時(shí)鐘配置（默認(rèn)模式）

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圖18 輸出時(shí)鐘配置（手動(dòng)模式）

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8、I/O配置

I/O Configuration頁(yè)面反映了外設(shè)及其I/O連接性。您可以為信號(hào)分配屬性。I/O外設(shè)分為PMC和PS兩個(gè)域，共有78個(gè)MIO, PMC區(qū)域有52個(gè)(PMCMIO Bank0和PMC MIO Bank1)， PS區(qū)域有26個(gè)(LPD MIO Bank)。每個(gè)IO可以根據(jù)規(guī)則分配給任何外設(shè)。

或者，來(lái)自每個(gè)外設(shè)的相同引腳可以路由到EMIO信號(hào)，這將信號(hào)帶到設(shè)備的PL部分進(jìn)行進(jìn)一步處理。可用于外圍引腳的MIO分為三個(gè)Bank: PMC MIO Bank0 (MIO 0-25)， PMC MIOBank1 (MIO 26-51)和LPD MIO Bank (MIO 52-77)。每個(gè)Bank的所有IO都有一個(gè)通用的I/O電壓標(biāo)準(zhǔn)，默認(rèn)值是LVCMOS1.8，還有LVCMOS2.5和LVCMOS3.3兩個(gè)I/O電壓標(biāo)準(zhǔn)選項(xiàng)。

您可以選擇外設(shè)，GPIO和核篡改信號(hào)，以利用MIO。如果多個(gè)外設(shè)之間發(fā)生任何MIO沖突，將顯示DRC消息以發(fā)出警報(bào)。每個(gè)外設(shè)都有不同的支持MIO集，您可以在這些外設(shè)之間進(jìn)行調(diào)配，以避免外設(shè)間MIO的DRC發(fā)生沖突。此外，每個(gè)外設(shè)都有EMIO選項(xiàng)，也可以選擇這個(gè)選項(xiàng)來(lái)解決MIO沖突。

在I/O配置頁(yè)面啟用外設(shè)后，您將能夠在時(shí)鐘配置中設(shè)置相應(yīng)的外設(shè)頻率。

對(duì)于每個(gè)MIO，都有一組引腳屬性，用戶可以通過(guò)單擊各自的MIO在核心中設(shè)置這些屬性。

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圖19 I/O配置

a、MIO IO接口

MIO保留功能允許您選擇未使用/未分配的MIO作為GPIO/AUX- IO。要選擇這些，您需要單擊工具欄上的MIO PIN view按鈕，然后在被認(rèn)可的MIO的外部使用列中選擇GPIO/AUX-IO選項(xiàng)。如果有任何MIO被分配給外設(shè)，那么這個(gè)MIO不能被設(shè)置為GPIO/AUX-IO，所以它的外部用法下拉列表被禁用。

如果MIO使用率為GPIO，則可以將其輸出數(shù)據(jù)設(shè)置為active-High或active-Low，方向設(shè)置為In或Out。在啟動(dòng)后，當(dāng)設(shè)置為Out方向時(shí)，該值將在IO上驅(qū)動(dòng)。只有MIO用做是AUX-IO，才能設(shè)置方向?yàn)镮n/Out。

圖20 MIO I/O保留設(shè)置

在“IO配置”界面中還可以選擇PMC域的64個(gè)GPIO-EMIO引腳，PS域的32個(gè)GPIO-EMIO引腳。啟用后，這些引腳將暴露到PL區(qū)域。

在通用設(shè)計(jì)工具中，CIPS IP核用于配置核多用途IO (MIO)端口。CIPS IP核有多達(dá)78個(gè)MIO端口可用。該核允許您選擇連接到MIO端口的不同外設(shè)端口。

b、EMIO接口

由于最多只有78個(gè)MIO端口可用，因此許多超出這些端口的外設(shè)I/O端口仍然可以通過(guò)擴(kuò)展MIO (EMIO)接口路由到可編程邏輯。

通過(guò)可編程邏輯的IOP接口的替代路由使您能夠充分利用CIPS IP核中可用的IOP。通用CIPSIP核允許您選擇多達(dá)96個(gè)GPIO信號(hào)。通用CIPS IP核具有控制邏輯，可以調(diào)整流入CIPS IP核的用戶選擇寬度。用于I2C、SPI閃存、千兆以太網(wǎng)管理數(shù)據(jù)輸入/輸出(MDIO)、SD/eMMC、GPIO 3狀態(tài)使能的EMIO信號(hào)在通用CIPSIP核中會(huì)反轉(zhuǎn)。

9、PL-PS配置

PL-PS配置頁(yè)面控制哪些接口暴露給PL。圖24PL- PS接口說(shuō)明了控制，接口和處理系統(tǒng)IP核中的PL-PS接口，其中有兩個(gè)GP主端口到PL和三個(gè)GP從端口來(lái)自PL。此外，還有一個(gè)ACE和一個(gè)ACP端口來(lái)自PL。所有這些端口的最大數(shù)據(jù)寬度為128位。

圖21PL-PS接口

10、PL中斷

控制接口和處理系統(tǒng)IP核提供3個(gè)PS到PL中斷接口(依次為每個(gè)外設(shè)提供大量共享中斷)和16個(gè)PL到PS中斷。此外，CIPS IP核有一個(gè)處理器和調(diào)試中斷列表?！癐nterruptConfiguration”工具簽用于啟用/禁用CIPS核心與PL之間的中斷。

圖22 中斷配置

11、電氣特性配置

此頁(yè)面允許您為Bank選擇LVCMOS。對(duì)于所有相應(yīng)的IO，每個(gè)Bank都有一個(gè)通用的I/O電壓標(biāo)準(zhǔn)。默認(rèn)值是LVCMOS1.8，還有兩個(gè)選項(xiàng)LVCMOS2.5和LVCMOS3.3 I/O電壓標(biāo)準(zhǔn)。

此設(shè)置必須反映每個(gè)MIO Bank使用的板LVCMOS電壓。這些設(shè)置不用于設(shè)置任何寄存器或MIO電壓。Vivado report_power使用它們來(lái)估計(jì)功耗。

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圖23 MIO電壓標(biāo)準(zhǔn)

12、Debug設(shè)置

a、PS-PL交叉觸發(fā)

PL到PS的交叉觸發(fā)器輸入是來(lái)自PL的觸發(fā)器輸入。您可以啟用這些端口以從硬件獲取觸發(fā)器事件并將其提供給ILA以分析/調(diào)試硬件狀態(tài)。

PS到PL交叉觸發(fā)輸出可用于設(shè)置軟件中的調(diào)試斷點(diǎn)以停止硬件。一旦給硬件觸發(fā)事件，軟件就會(huì)訪問(wèn)硬件狀態(tài)進(jìn)行調(diào)試。

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圖24 PS-PL交叉觸發(fā)器配置

b、PS-PL跟蹤

啟用PL到PS高級(jí)跟蹤總線(ATB)端口將啟用CIPSIP上的ATB端口，允許PL訪問(wèn)高級(jí)跟蹤總線。

PL 到 PS 的System Trace Macrocell (STM)事件端口將使能CIPS IP上的STM端口，允許PL訪問(wèn)CoreSightSystem Trace Macrocell。

片外并行跟蹤允許通過(guò)MIO或EMIO從PS輸出跟蹤數(shù)據(jù)到PL。啟用PL_Trace外圍設(shè)備允許從IO面板視圖中選擇MIO或EMIO。

對(duì)于通過(guò)EMIO進(jìn)行跟蹤，可以使用PL IP連接到PS-PL跟蹤接口，并根據(jù)Arm跟蹤標(biāo)準(zhǔn)向PL XIO輸出跟蹤數(shù)據(jù)。PL XIOs通常連接到Mictor連接器，其中跟蹤探針可以收集跟蹤數(shù)據(jù)，以便在調(diào)試IDE中進(jìn)行分析。

圖25 PS-PL跟蹤配置

c、BSCAN和CAPTURE

有四個(gè)BSCAN接口可用于連接任何支持BSCAN的PL調(diào)試模塊。BSCAN接口連接到PMC測(cè)試接入點(diǎn)(TAP)控制器，用于調(diào)試/邊界掃描目的。CAPTURE端口提供用戶控制和同步，控制何時(shí)以及如何請(qǐng)求捕獲寄存器信息任務(wù)。只有寄存器觸發(fā)器和鎖存狀態(tài)可以被捕獲。

圖26 BSCAN和CAPTUREConfiguration

d、高速調(diào)試端口(HSDP)

高速調(diào)試端口是為可編程邏輯(PL)、處理系統(tǒng)(PS)和AI引擎提供調(diào)試和跟蹤的協(xié)議。HSDP可以在設(shè)備上使用千兆收發(fā)器，提供比JTAG接口更好的性能。

由于HSDP是一種協(xié)議，事務(wù)層由調(diào)試包控制器(DPC)處理，鏈路層可以是下面列出的四個(gè)接口之一:

?JTAG

?HSDPAurora(硬化的Aurora IP)

?CPMPCIe控制器

?PLAurora (Aurora軟IP)

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圖27 高速調(diào)試端口

13、啟動(dòng)模式

Versal設(shè)備啟動(dòng)方式與傳統(tǒng)FPGA不同。不再有獨(dú)立的比特流，而是在通用設(shè)備中有一個(gè)可編程設(shè)備映像(PDI)，其中包括一個(gè)PL配置幀數(shù)據(jù)。CFI (Configuration Frame Interface)是通過(guò)配置幀數(shù)據(jù)來(lái)配置配置幀的接口。CFI屬于PMC，PMC BootROM負(fù)責(zé)通過(guò)選定的引導(dǎo)介質(zhì)從PDI讀取PLM。

PLM包括啟動(dòng)設(shè)備配置。在“啟動(dòng)方式”頁(yè)面中選擇啟動(dòng)方式。根據(jù)單板支持的啟動(dòng)方式，可以選擇多種啟動(dòng)方式。時(shí)鐘設(shè)置，如啟動(dòng)外設(shè)所需頻率和REF_CLK頻率可在此頁(yè)面設(shè)置。如果您只想使用PL部分，則應(yīng)該使用此頁(yè)面來(lái)配置啟動(dòng)外設(shè)。

QSPI、OSPI、SD0、SD1、eMMC1和SelectMAP都是主要的啟動(dòng)外設(shè)選項(xiàng)。如果選擇的MIO不支持主啟動(dòng)，則SD0、SD1和eMMC1設(shè)置提供標(biāo)志。

在VivadoGUI為SD0/1中顯示一條關(guān)于使用存儲(chǔ)或啟動(dòng)(和/或)存儲(chǔ)的信息消息。

STARTUP選項(xiàng)可用于將設(shè)備引腳和邏輯接口到全局異步設(shè)置/復(fù)位信號(hào)，全局3態(tài)專用路由和啟動(dòng)結(jié)束(EOS)。

在Tcl命令提示符中支持的STARTUP選項(xiàng)，您可以設(shè)置CONFIG.PS_PMC_CONFIG設(shè)置為1，以獲取CIPS上的基本端口。

圖28 啟動(dòng)模式配置

在配置SD 0/eMMC0或SD 1/eMMC1控制器時(shí)，有多個(gè)選項(xiàng)可用。

圖29 SD /eMMC配置

審核編輯：劉清