互聯(lián)與chiplet，技術(shù)與生態(tài)同行

2023 年 11 月 24 日，由上海臨港經(jīng)濟(jì)發(fā)展（集團(tuán)）有限公司主辦，臨港科技、ASPENCORE 承辦的“ 2023 中國臨港國際半導(dǎo)體大會(huì)” 正式召開。奇異摩爾聯(lián)合創(chuàng)始人兼產(chǎn)品及解決方案副總裁祝俊東在 Chiplet 與先進(jìn)封裝技術(shù)論壇發(fā)表了主題演講，并在圓桌環(huán)節(jié)就 Chiplet 與互聯(lián)痛點(diǎn)及應(yīng)對(duì)之策與眾位嘉賓、現(xiàn)場觀眾進(jìn)行了探討。

作為近十年來半導(dǎo)體行業(yè)最火爆、影響最深遠(yuǎn)的技術(shù)，Chiplet 在本質(zhì)上是一種互聯(lián)方式。在微觀層面，當(dāng)開發(fā)人員將大芯片分割為多個(gè)芯粒單元后，假如不能有效的連接起來，Chiplet 也就無從談起。在片間和集群間層面，互聯(lián)之于 Chiplet，則如同網(wǎng)絡(luò)之于電子設(shè)備。

互聯(lián)正成為今天乃至可未來，計(jì)算的主要瓶頸。目前為業(yè)界所公認(rèn)，可能突破這一瓶頸的關(guān)鍵途徑有二：「 Chiplet 」和「 網(wǎng)絡(luò)加速技術(shù)」。

芯片內(nèi)部互聯(lián)

在芯片內(nèi)部，開發(fā)人員基于 Chiplet 架構(gòu)將功能單元進(jìn)行 2.5D、3D 堆疊，以實(shí)現(xiàn)芯片功能擴(kuò)展與整體面積的增長；通過 3DIC 技術(shù)，可以在立體維度拉近如存儲(chǔ)和計(jì)算等功能單元的物理距離，再將不同的互聯(lián)單元集成到一個(gè)芯片里，進(jìn)一步提高芯粒間的傳輸效率；Chiplet 與異構(gòu)計(jì)算的組合，則能將如 CPU 和 GPU 等不同功能單元集合在一起，最大化芯片能效，經(jīng)由單個(gè)模塊的迭代滿足芯片快速迭代和定制化的需求；最后，基于存算一體化技術(shù)，能突破存儲(chǔ)墻，進(jìn)一步降低存儲(chǔ)系統(tǒng)功耗。

目前，Chiplet 和互聯(lián)芯粒的組合已在英特爾、AMD 等頭部企業(yè)投入應(yīng)用并進(jìn)入量產(chǎn)階段。隨著先進(jìn)封裝工藝、半導(dǎo)體技術(shù)的不斷發(fā)展，未來的芯片結(jié)構(gòu)將會(huì)變得更加復(fù)雜，進(jìn)一步增加對(duì)片內(nèi)互聯(lián)技術(shù)的依賴。

奇異摩爾團(tuán)隊(duì)擁有深厚的 Chiplet 與互聯(lián)領(lǐng)域經(jīng)驗(yàn)，基于 Chiplet 和網(wǎng)絡(luò)加速底層技術(shù)，推出了2.5D interposer、 2.5D IO Die、3D Base Die 系列片內(nèi)通用互聯(lián)芯粒產(chǎn)品，以幫助客戶打造一套完整的基于互聯(lián)產(chǎn)品解決方案，讓客戶可以專注于功能、計(jì)算和算法本身，更快的制造出所需的芯片產(chǎn)品。

芯片間互聯(lián)

系統(tǒng)層面，由于今天的數(shù)據(jù)中心已逐漸發(fā)展為千卡、萬卡級(jí)聯(lián)?；ヂ?lián)挑戰(zhàn)也隨之而來：在這種龐大系統(tǒng)中，如何讓多個(gè) GPU 像一個(gè) GPU 一樣高效工作？答案是 Chip to Chip direct 技術(shù)。

以 NV link、NV Switch 為代表的 Chip to Chip direct 產(chǎn)品，具有極高的互聯(lián)性能，為英偉達(dá)的 AI 帝國打造了堅(jiān)實(shí)的行業(yè)壁壘。然而，廣大的市場需要更加通用化的產(chǎn)品進(jìn)行大規(guī)模的普及，奇異摩爾全系列「 UCIe 標(biāo)準(zhǔn) Die2Die IP: Kiwi-Link」的問世，將有力填補(bǔ)國內(nèi)乃至全球通用 Chip-to-Chip 的行業(yè)缺口，Kiwi-Link 支持新近發(fā)布的 UCIe1.1 標(biāo)準(zhǔn)，也全面支持從 4G 到 32G 速率和多種協(xié)議、先進(jìn)封裝和標(biāo)準(zhǔn)封裝方案。

系統(tǒng)間互聯(lián)

此外，隨著級(jí)聯(lián)時(shí)代的到來，傳統(tǒng) TCP/IP、以太網(wǎng)均遭遇了帶寬瓶頸，Cluster 內(nèi)的傳輸效率也成為了新的挑戰(zhàn)。目前，英偉達(dá)為代表的 RDMA 和 infiniband 可以實(shí)現(xiàn) 40 倍以上的以太網(wǎng)傳輸速率，相比 TCP/IP，延時(shí)僅約 1%。

但同時(shí)，更被廣泛關(guān)注的技術(shù)方向是基于RoCE v2的RDMA部署，其可以提供與 infiniband 非常接近的性能，同時(shí)成本和功耗僅有幾分之一，并更具通用性，被視為多家巨頭聯(lián)合打破英偉達(dá)互聯(lián)技術(shù)壟斷的方式。

在 2023 中國臨港國際半導(dǎo)體大會(huì)主論壇上，魏少軍教授也再次強(qiáng)調(diào)了通用通用性的意義。魏教授表示，在 AI 訓(xùn)練中，通用性的芯片適用于多種場景，使用通用芯片訓(xùn)練大模型會(huì)帶來明顯的便利性?！拔覀兘?jīng)常講，通用為王，在 AI 芯片也得到了再次體現(xiàn)?！蓖ㄓ眯缘膬?yōu)勢(shì)在互聯(lián)芯粒上也同樣具備戰(zhàn)略性的價(jià)值與意義。

Chiplet 與互聯(lián)生態(tài)

Chiplet 發(fā)展十幾年來，已逐漸從局限于 AMD、英特爾等大廠內(nèi)的專用技術(shù)，演變?yōu)榭梢詮V泛應(yīng)用與多種場景、多樣化產(chǎn)品的通用技術(shù)。作為一項(xiàng)復(fù)雜的系統(tǒng)工程，Chiplet產(chǎn)業(yè)鏈極長，其復(fù)雜性也使其很難局限于單一企業(yè)。未來，一個(gè) Chiplet 產(chǎn)品的落地，會(huì)涉及到多方的芯粒的整合，從而需要全產(chǎn)業(yè)鏈的開放與分工協(xié)作。很多在 SoC 時(shí)代無法預(yù)見的難題與挑戰(zhàn)，未來需要多家企業(yè)的配合與攜手迎戰(zhàn)。

比如，Chiplet 的結(jié)構(gòu)會(huì)導(dǎo)致物理效應(yīng)敏感，尤其是“熱”方面。芯瑞微常務(wù)副總裁徐剛表示，“熱效應(yīng)”是他們的主要的切入點(diǎn)。由于各個(gè)單 die 模式很多，對(duì)應(yīng)不同功耗，芯瑞微希望通過熱電路仿真，進(jìn)行不同芯粒單元不同功耗的預(yù)測(cè)，解決 Chiplet 的散熱痛點(diǎn)。

?？|指出，物理效應(yīng)的影響涉及整個(gè)系統(tǒng)，涵蓋了從設(shè)計(jì)、軟件到最終實(shí)現(xiàn)的一系列問題?；ヂ?lián)芯粒作為系統(tǒng)的工作負(fù)載調(diào)度者，在不同的工作負(fù)載下，會(huì)引發(fā)不同的熱量、應(yīng)力、功耗等一系列相關(guān)挑戰(zhàn)。并且，與 SoC 不同，在 Chiplet 中，芯粒需要協(xié)同工作，需要進(jìn)行預(yù)先仿真以預(yù)測(cè)不同工作負(fù)載下的熱分布響應(yīng)。產(chǎn)品公司需要更緊密地與封裝廠合作，以逆向推導(dǎo)工作負(fù)載分布的規(guī)劃。

芯原芯片定制事業(yè)部封裝工程副總裁陳銀龍也分享了對(duì) Chiplet 賽道未來的展望：“我們計(jì)劃構(gòu)建一個(gè)開放式的 Chiplet 方案，將自身和第三方合作伙伴如奇異摩爾的芯粒整合在一起，由芯和、芯瑞微等合作伙伴進(jìn)行仿真，再將完整方案交給國內(nèi)封測(cè)廠制作，最終交付給客戶?！?/p>

奇異摩爾作為國內(nèi)乃至全球較早聚焦于互聯(lián)芯粒的企業(yè)，致力于從互聯(lián)層面解決復(fù)雜芯片內(nèi)部的通信挑戰(zhàn)。奇異摩爾希望能通過自身的互聯(lián)技術(shù)優(yōu)勢(shì)和 Chiplet 產(chǎn)業(yè)鏈資源，研發(fā)出更具通用化的互聯(lián)芯粒產(chǎn)品解決方案，以符合更多客戶的需求，從互聯(lián)層面簡化芯片設(shè)計(jì)，協(xié)助行業(yè)從單兵作戰(zhàn)向半開放和全面開放的 Chiplet 賽道演進(jìn)。奇異摩爾堅(jiān)信，在多方行業(yè)合作伙伴的共同努力下，Chiplet 賽道會(huì)愈發(fā)成熟、繁榮。