硬件電路設計之DDR電路設計(1)

1 簡介

存儲器體可以分為RAM和ROM，其主要的區(qū)別如下：

• RAM存儲器： 存儲器掉電數據丟失，重新上電后數據無法回復。
• ROM存儲器： 存儲掉電數據不丟失，重新上電后能依然存在。

電路設計中常見的DDR屬于SDRAM，中文名稱是同步動態(tài)隨機存儲器。其中同步和動態(tài)的意義分別如下：

• 動態(tài)存儲器（Dynamic RAM，DRAM） ：存儲器需每隔一段時間，要刷新沖一次電，否則會丟失內部的數據。
• 靜態(tài)存儲器（Static RAM，SRAM） :不需要刷新電路，內部數據不會丟失。
• 同步（Synchronous） ：工作需要同步時鐘，它是內部數據和指令的發(fā)送與接收的基準。
• 隨機存儲器 ：數據不是線性存儲，而是通過指定地址來進行數據的讀寫。

2 DDR的發(fā)展歷程

• 版本迭代

DDR的發(fā)展經歷了SDRAM、DDR2、DDR3、DDR4、DDR5五個階段，隨著時間的推移，存儲的速率越來越高，核電越來越低。

• 最高傳輸速率

目前DDR5所能到達的最高的速率為6400T/s。

這里順帶說一下T/S和bps的換算關系：

• T/S的含義

T/s表示每秒****傳輸次數（Transfer per second） ，有效帶寬要結合傳輸協議來計算。

• bps的含義

bps表示每秒傳輸二級制位數（bit per second）。

案例 ：PCI-e2.0 協議支持 5.0 GT/s, 即每一條Lane 上支持每秒鐘內傳輸 5G次，因為PCIe 2.0 的物理層協議中使用的是 8b/10b的編碼機制，即每傳輸8個bit，需要發(fā)送10個bit；這多出的2個bit并不是對上層有意義的信息。PCIe 2.0協議的每一條Lane支持 5 * 8/10=4Gbps的速率。 以一個PCIe 2.0 x8的通道為例，x8的可用帶寬為 4 * 8=32Gbps。（后面PCIe文章還會更加詳細講解）

3 DDR的封裝

DDR3和DDR4的封裝主要有兩種：78-Ball FBGA – x4, x8 和96-Ball FBGA – x16。

• 78-Ball FBGA – x4, x8 (Top View)

這種封裝類型有78個PIN腳，僅支持4數據位寬和8數據帶寬。

• 96-Ball FBGA – x16 (Top View)

這種封裝類型有96個PIN腳，僅支持最高支持16數據帶寬。

4 DDR的容量計算

由圖可以歸納出：

1. bank有8個，對應BA[2:0]；
2. 行地址有15bit，列地址有10bit（其中低3bit不會用于列尋址）；
3. 內存顆粒的容量 = 2^15 * 2^10 * 8*16bit=4096Mbit；
4. 根據DDR數據信號線位寬，描述上圖產品的規(guī)格，即256 * 16bit。

說明：15為行地址數目；7為列地址數目；8為Bank數目；16為數據位寬。

以下是案例：

5 DDR的基本原理

DDR里面主要使用了Double Data Rate 和 Prefetch兩項技術。實際上，無論是SDR還是DDR3，內存芯片內部的核心時鐘基本上是保持一致的，都是 100MHz 到 200MHz（某些廠商生產的超頻內存除外）。DDR即 Double Data Rate 技術使數據傳輸速度較 SDR 提升了一倍。如下圖所示，SDR 僅在時鐘的上升沿傳輸數據，而 DDR 在時鐘信號上、下沿同時傳輸數據。例如同為133MHz 時鐘，DDR卻可以達到266Mb/s的傳輸速度。

芯片內部數據數據傳輸速度的提升則是通過Prefetch 技術實現的。 所謂 Prefetch 簡單的說就是在一個內核時鐘周期同時尋址多個存儲單元并將這些數據以并行的方式統(tǒng)一傳輸到IO Buffer中，之后以更高的外傳速度將IO Buffer 中的數據傳輸出去 。這個更高的速度在DDR上就是通過Double Data Rate 實現的，也正因為如此，DDR外部 Clock 管腳的頻率與芯片內部的核心頻率是保持一致的。如下圖所示為 DDR的Prefetch 過程中，在16位的內存芯片中一次將2 個16bit數據從內核傳輸到外部MUX單元，之后分別在Clock信號的上、下沿分兩次將這 2 x 16bit 數據傳輸給北橋或其他內存控制器，整個過程經歷的時間恰好為一個內核時鐘周期。

發(fā)展到 DDR2，芯片內核每次Prefetch 4倍的數據至IO Buffer中，為了進一步提高外傳速度，芯片的內核時鐘與外部接口時鐘（即我們平時接觸到的Clock 管腳時鐘）不再是同一時鐘，外 Clock時鐘頻率變?yōu)閮群藭r鐘的2倍。同理， DDR3 每次Prefetch 8倍的數據，其芯片Clock頻率為內核頻率的4倍， 即 JEDEC標準（JESD79-3）規(guī)定的400MHz至800MHz，再加上在 Clock 信號上、下跳變沿同時傳輸數據，DDR3的數據傳輸速率便達到了800MT/s到1600MT/s。具體到內存條速度，我們以PC3-12800為例，其采用的DDR3-1600芯片核心頻率為 200MHz，經過Prefetch后Clock信號頻率到達 800MHz，再經過Double Data Rate 后芯片數據傳輸速率為1600 MT/s，內存條每次傳輸64 bits或者說8 bytes數據，1600*8 便得到12800MB/s的峰值比特率。

6 引腳描述

今天主要簡單介紹一些關鍵信號，后續(xù)會詳細說明這些信號在設計中應該注意的事項 。

7 硬件電路實戰(zhàn)

今天主要是放一些參考電路，下一篇文章會詳細講解DDR設計的整個過程，包括DDR的級聯以及Layout中應該注意的事項。

• SDRAM電路設計案例

SDRAM廣泛應用于LCD屏幕中，通常搭配NAND Flash或者NOR Flash使用。

NAND Flash的存儲電路見下圖：

NOR Flash的電路設計見下：

NOR Flash和SRAM的數據線和地址線通常是復用的，具體需要見手冊，以下截取STM32手冊部分內容：

• DDR4電路設計案例

DDR4應用最為廣泛，原因有兩個：

• DDR4的存儲速率能滿足大部分工程師的需求；
• DDR5的走線對設計者的要求比較高。

NOR Flash/NAND Flash和SRAM的數據線和地址線通常是復用的