高速信號(hào)為啥要走表層？

作者：廣元兄，文章來源：信號(hào)完整性學(xué)習(xí)之路

寫這篇文章的初衷是緣于和做一位多年做SSD產(chǎn)品的人技術(shù)交流，對(duì)SSD產(chǎn)品PCIe信號(hào)走表層這一情況，很是疑惑。

這種疑惑是緣于我之前產(chǎn)品經(jīng)驗(yàn)，不管是消費(fèi)類產(chǎn)品，還是高速產(chǎn)品，在這些產(chǎn)品領(lǐng)域，走線初期規(guī)劃，都是默認(rèn)選擇：高速信號(hào)走內(nèi)層。

這里面有損耗問題，還有表層阻抗問題，還有綠油的問題，這些不穩(wěn)定因素，是選擇高速信號(hào)走內(nèi)層的原因。

這個(gè)多年做存儲(chǔ)產(chǎn)品的人，給的回答竟然是：三星很多大廠都是這樣做的，我們照著做的。一時(shí)間無言以對(duì)。

那就自己想辦法找找原因。

下圖為SSD內(nèi)部的一個(gè)組成框架，三個(gè)組件：NAND閃存，控制器及固件。本文不過多地講解這類產(chǎn)品的工作原理，關(guān)注的是主控和接口的連接及版圖走線問題。

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下圖為常見存儲(chǔ)產(chǎn)品表貼情況，也會(huì)發(fā)現(xiàn)主控和接口的走線連接在表層，這里面看到不僅僅是TX部分因?yàn)?a href="http://www.wenjunhu.com/tags/耦合/" target="_blank">耦合電容問題，走線走表層，其實(shí)接收端RX也在表層。

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在正常的情況下，Low-loss級(jí)別的板材，PCIe Gen4 走線，在表層走線的損耗大于內(nèi)層的，量化指標(biāo)值為0.2dB/in，這個(gè)值只是用于探討本文的問題，具體的差值需要PCB實(shí)測(cè)數(shù)值來比較，而且每家板廠的工藝和能力是不同的。

現(xiàn)在的問題就是，走表層和內(nèi)層的差別是什么？見下圖鏈路結(jié)構(gòu)情況，最直接的差別就是多了兩個(gè)過孔：

根據(jù)相關(guān)過孔指標(biāo)，過孔0.7dB的標(biāo)準(zhǔn)，如果通過殘樁、反焊盤等優(yōu)化處理，這個(gè)數(shù)值還可以更小一點(diǎn)，兩個(gè)過孔取值為1 dB。

量化為過孔指標(biāo)，那么兩種走線模式的差別就變成了走線長度的問題，即表層走線（MicroStrip）和內(nèi)層走線（StripLine）長度差問題。

考慮到表層走線和內(nèi)層走線的損耗插值是0.2dB/in，兩個(gè)過孔的損耗是1dB。這里面可以簡單認(rèn)為5 inches 是一個(gè)標(biāo)準(zhǔn)值。

考慮到存儲(chǔ)產(chǎn)品布線空間，以及相關(guān)產(chǎn)品尺寸的限制，一般主控離接口的距離控制在1inch 左右。

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未來不排除存儲(chǔ)產(chǎn)品的更新?lián)Q代，性能和尺寸的變更，這個(gè)5 inches是一個(gè)基準(zhǔn)值，這里面還沒有考慮表層走線反射的問題，還有綠油帶來的損耗問題，這些不可量化的因素才是信號(hào)完整性解決的關(guān)鍵。

兩害取其輕，就目前的情況，選擇走表層也是一個(gè)折中優(yōu)化的選擇。

未來隨著未來存儲(chǔ)產(chǎn)品速率的提升以及產(chǎn)品尺寸的變化，這個(gè)值可能是4 inches，也可能是3 inches ，當(dāng)然不管怎么變，基本的原理不會(huì)變，知其然，知其所以然，這才是追求技術(shù)的本質(zhì)。

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審核編輯 黃宇