使用UCIe IP確保多Die系統(tǒng)可靠性

來(lái)源：半導(dǎo)體芯科技雜志

作者：Manuel Mota, Synopsys 高級(jí)產(chǎn)品經(jīng)理

多Die（晶粒）系統(tǒng)由多個(gè)專(zhuān)用功能晶粒（或小芯片）組成，這些晶粒組裝在同一封裝中，以創(chuàng)建完整的系統(tǒng)。多晶粒系統(tǒng)最近已經(jīng)成為克服摩爾定律放緩的解決方案，生產(chǎn)保證較高良率，提供一種擴(kuò)展封裝后芯片功能的方法。

此外，多晶粒系統(tǒng)實(shí)現(xiàn)功能擴(kuò)展?jié)M足不同細(xì)分市場(chǎng)的需求，意味著使產(chǎn)品SKU(Stock Keeping Unit庫(kù)存單位)更為靈活，在同一產(chǎn)品中混合和匹配各種工藝節(jié)點(diǎn)來(lái)實(shí)現(xiàn)工藝的優(yōu)化，從而縮短上市時(shí)間和降低風(fēng)險(xiǎn)。

為了實(shí)現(xiàn)更高的晶粒間走線(xiàn)密度并支持晶粒間更高的帶寬流量，封裝技術(shù)已發(fā)展為基于硅中介層（帶TSV過(guò)孔）或硅橋，以及近期出現(xiàn)的再分配層(RDL)扇出和HD基板來(lái)創(chuàng)建新的先進(jìn)封裝。

多晶粒系統(tǒng)成功的關(guān)鍵在于能夠確保系統(tǒng)在不同制造和組裝階段的可測(cè)試性，并確保在現(xiàn)場(chǎng)可靠運(yùn)行。通過(guò)使用額外的組裝步驟和更復(fù)雜的bump（金屬凹點(diǎn)）和封裝技術(shù)，多晶粒系統(tǒng)需要測(cè)試和可靠性程序，這些程序相比于單片測(cè)試更為復(fù)雜。

裸晶粒和封裝本身應(yīng)進(jìn)行預(yù)測(cè)試，以確保在封裝之前檢測(cè)到所有缺陷的晶?；蚍庋b。如果在封裝后才檢測(cè)到有缺陷的晶粒，則必須報(bào)廢整個(gè)多晶粒系統(tǒng)，從而會(huì)付出高昂的成本代價(jià)。裸晶粒的測(cè)試過(guò)程稱(chēng)為已知良好晶粒(KGD)測(cè)試。

組裝流程本身因所選的封裝技術(shù)而異。例如，chip first技術(shù)（晶粒優(yōu)先放置,并且互連構(gòu)建在這些晶粒之上）不允許KGD（已知良好封裝）測(cè)試，這可能導(dǎo)致如果互連有故障，則會(huì)報(bào)廢良好晶粒。而chip last技術(shù)，互連是單獨(dú)構(gòu)建的，晶粒組裝在其頂部，這可以在組裝之前對(duì)封裝進(jìn)行預(yù)測(cè)試，從而低良好晶粒被報(bào)廢的可能性。多晶粒系統(tǒng)可測(cè)試性解決方案分為幾個(gè)方面：

1.測(cè)試晶粒內(nèi)各個(gè)塊的覆蓋率

2.測(cè)試單個(gè)晶粒（裸晶粒）的覆蓋率

3.測(cè)試組裝后的系統(tǒng)（晶粒間覆蓋率）

4.訪問(wèn)裸晶粒的測(cè)試網(wǎng)絡(luò)

5.組裝后對(duì)測(cè)試網(wǎng)絡(luò)的分層訪問(wèn)

△圖1：使用內(nèi)置備用鏈路進(jìn)行鏈路修復(fù)。

本問(wèn)描述了一種利用UCIe IP來(lái)確保多晶粒系統(tǒng)可靠性的全面可測(cè)性方案，并介紹其優(yōu)勢(shì)。

用于UCIe接口的DFT

通過(guò)在UCIe IP中實(shí)施全面的可測(cè)試性功能，在裸晶粒測(cè)試階段將有缺陷的晶粒排除在外，從而實(shí)現(xiàn)UCIe接口的高測(cè)試覆蓋率的解決方案。部分功能包括：

1.掃描鏈路覆蓋所有綜合后的數(shù)字電路

2.專(zhuān)用模塊特定自測(cè)試(BIST)功能

3.環(huán)回內(nèi)置自測(cè)試(BIST)功能，覆蓋到IO引腳的完

整信號(hào)鏈路

4.可編程偽隨機(jī)二元序列(PRBS)和用戶(hù)定義的測(cè)試

序列生成器和檢查器

5.錯(cuò)誤注入以消除錯(cuò)誤通過(guò)風(fēng)險(xiǎn)

此外在封裝后，將覆蓋范圍擴(kuò)展到晶粒間鏈路的功

能，可以幫助實(shí)現(xiàn)高水平的測(cè)試覆蓋范圍，包括：

6.遠(yuǎn)側(cè)（晶粒間）BIST環(huán)回功能

7.晶粒間鏈路BIST

8.分析邊緣的2D眼圖邊界

9.各個(gè)通道的測(cè)試和維修功能

UCIe測(cè)試和維修

先進(jìn)封裝可實(shí)現(xiàn)高密度布線(xiàn)，在硅或RDL interposer（中介層）上進(jìn)行細(xì)間距，微凸焊點(diǎn)和高密度布線(xiàn)。在組裝過(guò)程期間，一些微凸焊點(diǎn)的鏈路可能未良好建立且可能斷掉。UCIe能夠在組裝后測(cè)試和修復(fù)這些連接，從而挽回潛在的良率損失。

在生產(chǎn)測(cè)試和鏈路初始化期間執(zhí)行UCIe測(cè)試和修復(fù)。在測(cè)試階段，以低速檢查每個(gè)鏈路是否存在缺陷。通過(guò)將數(shù)據(jù)重新路由到UCIe標(biāo)準(zhǔn)預(yù)定義的備用鏈路，來(lái)修復(fù)有缺陷的鏈路。

針對(duì)先進(jìn)封裝的UCIe配置包括每個(gè)方向最多8個(gè)備用引腳（TX和RX），以便修復(fù)所有功能鏈路，這其中包括：

1-4個(gè)備用引腳，用于數(shù)據(jù)引腳修復(fù)，每組32個(gè)數(shù)據(jù)引腳中有2個(gè)備用引腳

2-1個(gè)備用引腳，用于時(shí)鐘和跟蹤引腳修復(fù)

3-3個(gè)備用引腳，分別用于有效引腳、邊帶數(shù)據(jù)引腳和時(shí)鐘數(shù)據(jù)引腳修復(fù)

當(dāng)晶粒間鏈路上沒(méi)有有效的流量時(shí)，就會(huì)執(zhí)行測(cè)試和修復(fù)。修復(fù)完成并且鏈路初始化后，就會(huì)被認(rèn)定鏈路質(zhì)量良好，數(shù)據(jù)流可以正常通過(guò)。生成的PHY配置稱(chēng)為PHY修復(fù)簽名，存儲(chǔ)在鏈路兩端的內(nèi)部寄存器中。

由于老化或其他原因，在運(yùn)行過(guò)程中微凸焊點(diǎn)特性的退化可能會(huì)影響鏈路性能。在協(xié)議級(jí)別上可以通過(guò)比特誤碼率(BER)的增加檢測(cè)到，或者最壞的情況是通過(guò)數(shù)據(jù)丟失檢測(cè)到。在這種情況下，該鏈路預(yù)計(jì)將中斷，并執(zhí)行新的測(cè)試和維修步驟。

然而，一些應(yīng)用對(duì)晶粒間鏈路上的流量連續(xù)性有嚴(yán)格的要求-它們不能容忍在運(yùn)行期間中斷流量。對(duì)于這些情況，可測(cè)試性解決方案將信號(hào)完整性監(jiān)控器(SIM)添加到每個(gè)UCIe接收器引腳。

△圖2：UCIe鏈路的運(yùn)行狀況監(jiān)控解決方案。

信號(hào)完整性監(jiān)控器

SIM監(jiān)控器是嵌入在接收端的小模塊。在正常運(yùn)行期間，它們不斷感測(cè)接收端引腳處的信號(hào)，以識(shí)別可能會(huì)影響鏈路性能或表明鏈路不健康且可能會(huì)在不久斷開(kāi)的信號(hào)特性的變化。

將各個(gè)傳感器收集的數(shù)據(jù)收集在接口外部的監(jiān)控、測(cè)試和維修(MTR)控制器中，以供進(jìn)一步處理。聚合來(lái)自多個(gè)UCIe鏈路的數(shù)據(jù)可以即時(shí)洞察多晶粒系統(tǒng)的運(yùn)行狀況，并實(shí)現(xiàn)鏈路的預(yù)測(cè)性維護(hù)。

如果通過(guò)此程序預(yù)測(cè)特定鏈路存在故障風(fēng)險(xiǎn)，則可以禁用該鏈路，并利用UCIe PHY修復(fù)機(jī)制將數(shù)據(jù)重新路由到其中一個(gè)備用鏈路，這樣可以實(shí)現(xiàn)沒(méi)有流量中斷。

加快喚醒時(shí)間

雖然大多數(shù)晶粒間接口用例的流量模式（例如在服務(wù)器拆分或擴(kuò)展中）在運(yùn)行期間被認(rèn)為是穩(wěn)定的，但在某些用例中卻可能會(huì)表現(xiàn)出突發(fā)行為。在這種情況下，期望將接口帶入低功耗模式以在沒(méi)有流量的情況下節(jié)省電力。鏈路重新初始化可以通過(guò)避免測(cè)試和修復(fù)過(guò)程，并依賴(lài)在上一次PHY初始化期間創(chuàng)建的UCIe PHY修復(fù)簽名來(lái)加速。

這一概念可以進(jìn)一步擴(kuò)展到晶粒完全斷電的情況。在這種情況下，從PHY檢索到修復(fù)簽名并存儲(chǔ)在片上永久存儲(chǔ)器(eFuse of flash)上。該存儲(chǔ)器可存儲(chǔ)多個(gè)簽名，涵蓋不同的用例或條件，從而實(shí)現(xiàn)額外的用戶(hù)靈活性。

使用UCIe加速晶粒測(cè)試

測(cè)試時(shí)間非常寶貴。通過(guò)分層劃分測(cè)試策略以并行運(yùn)行不同晶粒的測(cè)試，可以縮短測(cè)試時(shí)間。通過(guò)分層連接兩個(gè)晶粒的測(cè)試基礎(chǔ)設(shè)施，可以在多晶粒系統(tǒng)中跨多個(gè)晶粒擴(kuò)展層次結(jié)構(gòu)。這種方法允許從主晶粒中的單個(gè)JTAG（或類(lèi)似）測(cè)試接口訪問(wèn)多晶粒系統(tǒng)中的所有晶粒。

通常，測(cè)試時(shí)間的限制是將測(cè)試向量加載或讀取到晶粒中的時(shí)間。JTAG接口可能成為速度瓶頸。為了克服這一限制，設(shè)計(jì)人員可以使用現(xiàn)有的高速接口[如PCI Express (PCIe)或USB等]作為測(cè)試設(shè)備的接口。測(cè)試向量和命令針對(duì)該接口進(jìn)行打包，并在生產(chǎn)測(cè)試階段在晶粒上進(jìn)行解包。

許多晶粒沒(méi)有高速接口，但是在測(cè)試期間，UCIe晶粒間接口可用于以很快的速度在晶粒間傳輸大型測(cè)試向量和命令。UCI晶粒間接口可在整個(gè)多晶粒系統(tǒng)中擴(kuò)展高速DFT訪問(wèn)，而不會(huì)增加引腳數(shù)量，這對(duì)IO和面積都有限制的晶粒非常重要。

總結(jié)

除了UCIe晶粒間接口外，支持所有這些測(cè)試和可靠性增強(qiáng)功能的共同點(diǎn)是可以連接所有內(nèi)部模塊的測(cè)試、修復(fù)和監(jiān)控結(jié)構(gòu)。測(cè)試、維修和監(jiān)控結(jié)構(gòu)跨越多晶粒系統(tǒng)中的各種晶粒，提供結(jié)構(gòu)化的分層基礎(chǔ)設(shè)施，實(shí)現(xiàn)以下重要功能：

1.管理多晶粒系統(tǒng)中各個(gè)晶粒的測(cè)試

2.優(yōu)化測(cè)試計(jì)劃以縮短測(cè)試時(shí)間

3.通過(guò)UCIe接口支持跨晶粒的高速測(cè)試訪問(wèn)

4.從UCIe接口中嵌入的運(yùn)行狀況監(jiān)控接口收集信

息，并實(shí)現(xiàn)進(jìn)一步的系統(tǒng)級(jí)處理

5.管理非易失性存儲(chǔ)器中PHY修復(fù)簽名的存儲(chǔ)

6.以及其它功能

Synopsys提供全面且可擴(kuò)展的多晶粒系統(tǒng)解決方案（包括EDA和IP），以實(shí)現(xiàn)快速異構(gòu)集成。為了實(shí)現(xiàn)安全可靠的晶粒間連接Synopsys提供完整的UCIe控制器、PHY和驗(yàn)證IP解決方案。作為Synopsys SLM 和測(cè)試系列的一部分，可提供完整的UCIe監(jiān)控、測(cè)試和修復(fù)(MTR)解決方案以及STAR層階系統(tǒng)(SHS)解決方案。MTR解決方案包括用于測(cè)量UCIe通道信號(hào)質(zhì)量的信號(hào)完整性監(jiān)控器、用于自測(cè)試的BIST以及用于冗余通道分配的修復(fù)邏輯，而SHS解決方案則作為支持行業(yè)標(biāo)準(zhǔn)IEEE 1687、IEEE 1149.1、IEEE 1838接口的連接結(jié)構(gòu)。該完整解決方案可在硅生命周期的所有階段對(duì)UCIe進(jìn)行高效且高性?xún)r(jià)比的運(yùn)行狀況監(jiān)測(cè)，這對(duì)多晶粒系統(tǒng)的可靠運(yùn)行至關(guān)重要。

（本文章選自新思科技IP技術(shù)公告）

審核編輯：湯梓紅