使用UCIe IP確保多Die系統(tǒng)可靠性

來源：半導(dǎo)體芯科技雜志

作者：Manuel Mota, Synopsys 高級產(chǎn)品經(jīng)理

多Die（晶粒）系統(tǒng)由多個專用功能晶粒（或小芯片）組成，這些晶粒組裝在同一封裝中，以創(chuàng)建完整的系統(tǒng)。多晶粒系統(tǒng)最近已經(jīng)成為克服摩爾定律放緩的解決方案，生產(chǎn)保證較高良率，提供一種擴(kuò)展封裝后芯片功能的方法。

此外，多晶粒系統(tǒng)實現(xiàn)功能擴(kuò)展?jié)M足不同細(xì)分市場的需求，意味著使產(chǎn)品SKU(Stock Keeping Unit庫存單位)更為靈活，在同一產(chǎn)品中混合和匹配各種工藝節(jié)點來實現(xiàn)工藝的優(yōu)化，從而縮短上市時間和降低風(fēng)險。

為了實現(xiàn)更高的晶粒間走線密度并支持晶粒間更高的帶寬流量，封裝技術(shù)已發(fā)展為基于硅中介層（帶TSV過孔）或硅橋，以及近期出現(xiàn)的再分配層(RDL)扇出和HD基板來創(chuàng)建新的先進(jìn)封裝。

多晶粒系統(tǒng)成功的關(guān)鍵在于能夠確保系統(tǒng)在不同制造和組裝階段的可測試性，并確保在現(xiàn)場可靠運行。通過使用額外的組裝步驟和更復(fù)雜的bump（金屬凹點）和封裝技術(shù)，多晶粒系統(tǒng)需要測試和可靠性程序，這些程序相比于單片測試更為復(fù)雜。

裸晶粒和封裝本身應(yīng)進(jìn)行預(yù)測試，以確保在封裝之前檢測到所有缺陷的晶?；蚍庋b。如果在封裝后才檢測到有缺陷的晶粒，則必須報廢整個多晶粒系統(tǒng)，從而會付出高昂的成本代價。裸晶粒的測試過程稱為已知良好晶粒(KGD)測試。

組裝流程本身因所選的封裝技術(shù)而異。例如，chip first技術(shù)（晶粒優(yōu)先放置,并且互連構(gòu)建在這些晶粒之上）不允許KGD（已知良好封裝）測試，這可能導(dǎo)致如果互連有故障，則會報廢良好晶粒。而chip last技術(shù)，互連是單獨構(gòu)建的，晶粒組裝在其頂部，這可以在組裝之前對封裝進(jìn)行預(yù)測試，從而低良好晶粒被報廢的可能性。多晶粒系統(tǒng)可測試性解決方案分為幾個方面：

1.測試晶粒內(nèi)各個塊的覆蓋率

2.測試單個晶粒（裸晶粒）的覆蓋率

3.測試組裝后的系統(tǒng)（晶粒間覆蓋率）

4.訪問裸晶粒的測試網(wǎng)絡(luò)

5.組裝后對測試網(wǎng)絡(luò)的分層訪問

△圖1：使用內(nèi)置備用鏈路進(jìn)行鏈路修復(fù)。

本問描述了一種利用UCIe IP來確保多晶粒系統(tǒng)可靠性的全面可測性方案，并介紹其優(yōu)勢。

用于UCIe接口的DFT

通過在UCIe IP中實施全面的可測試性功能，在裸晶粒測試階段將有缺陷的晶粒排除在外，從而實現(xiàn)UCIe接口的高測試覆蓋率的解決方案。部分功能包括：

1.掃描鏈路覆蓋所有綜合后的數(shù)字電路

2.專用模塊特定自測試(BIST)功能

3.環(huán)回內(nèi)置自測試(BIST)功能，覆蓋到IO引腳的完

整信號鏈路

4.可編程偽隨機(jī)二元序列(PRBS)和用戶定義的測試

序列生成器和檢查器

5.錯誤注入以消除錯誤通過風(fēng)險

此外在封裝后，將覆蓋范圍擴(kuò)展到晶粒間鏈路的功

能，可以幫助實現(xiàn)高水平的測試覆蓋范圍，包括：

6.遠(yuǎn)側(cè)（晶粒間）BIST環(huán)回功能

7.晶粒間鏈路BIST

8.分析邊緣的2D眼圖邊界

9.各個通道的測試和維修功能

UCIe測試和維修

先進(jìn)封裝可實現(xiàn)高密度布線，在硅或RDL interposer（中介層）上進(jìn)行細(xì)間距，微凸焊點和高密度布線。在組裝過程期間，一些微凸焊點的鏈路可能未良好建立且可能斷掉。UCIe能夠在組裝后測試和修復(fù)這些連接，從而挽回潛在的良率損失。

在生產(chǎn)測試和鏈路初始化期間執(zhí)行UCIe測試和修復(fù)。在測試階段，以低速檢查每個鏈路是否存在缺陷。通過將數(shù)據(jù)重新路由到UCIe標(biāo)準(zhǔn)預(yù)定義的備用鏈路，來修復(fù)有缺陷的鏈路。

針對先進(jìn)封裝的UCIe配置包括每個方向最多8個備用引腳（TX和RX），以便修復(fù)所有功能鏈路，這其中包括：

1-4個備用引腳，用于數(shù)據(jù)引腳修復(fù)，每組32個數(shù)據(jù)引腳中有2個備用引腳

2-1個備用引腳，用于時鐘和跟蹤引腳修復(fù)

3-3個備用引腳，分別用于有效引腳、邊帶數(shù)據(jù)引腳和時鐘數(shù)據(jù)引腳修復(fù)

當(dāng)晶粒間鏈路上沒有有效的流量時，就會執(zhí)行測試和修復(fù)。修復(fù)完成并且鏈路初始化后，就會被認(rèn)定鏈路質(zhì)量良好，數(shù)據(jù)流可以正常通過。生成的PHY配置稱為PHY修復(fù)簽名，存儲在鏈路兩端的內(nèi)部寄存器中。

由于老化或其他原因，在運行過程中微凸焊點特性的退化可能會影響鏈路性能。在協(xié)議級別上可以通過比特誤碼率(BER)的增加檢測到，或者最壞的情況是通過數(shù)據(jù)丟失檢測到。在這種情況下，該鏈路預(yù)計將中斷，并執(zhí)行新的測試和維修步驟。

然而，一些應(yīng)用對晶粒間鏈路上的流量連續(xù)性有嚴(yán)格的要求-它們不能容忍在運行期間中斷流量。對于這些情況，可測試性解決方案將信號完整性監(jiān)控器(SIM)添加到每個UCIe接收器引腳。

△圖2：UCIe鏈路的運行狀況監(jiān)控解決方案。

信號完整性監(jiān)控器

SIM監(jiān)控器是嵌入在接收端的小模塊。在正常運行期間，它們不斷感測接收端引腳處的信號，以識別可能會影響鏈路性能或表明鏈路不健康且可能會在不久斷開的信號特性的變化。

將各個傳感器收集的數(shù)據(jù)收集在接口外部的監(jiān)控、測試和維修(MTR)控制器中，以供進(jìn)一步處理。聚合來自多個UCIe鏈路的數(shù)據(jù)可以即時洞察多晶粒系統(tǒng)的運行狀況，并實現(xiàn)鏈路的預(yù)測性維護(hù)。

如果通過此程序預(yù)測特定鏈路存在故障風(fēng)險，則可以禁用該鏈路，并利用UCIe PHY修復(fù)機(jī)制將數(shù)據(jù)重新路由到其中一個備用鏈路，這樣可以實現(xiàn)沒有流量中斷。

加快喚醒時間

雖然大多數(shù)晶粒間接口用例的流量模式（例如在服務(wù)器拆分或擴(kuò)展中）在運行期間被認(rèn)為是穩(wěn)定的，但在某些用例中卻可能會表現(xiàn)出突發(fā)行為。在這種情況下，期望將接口帶入低功耗模式以在沒有流量的情況下節(jié)省電力。鏈路重新初始化可以通過避免測試和修復(fù)過程，并依賴在上一次PHY初始化期間創(chuàng)建的UCIe PHY修復(fù)簽名來加速。

這一概念可以進(jìn)一步擴(kuò)展到晶粒完全斷電的情況。在這種情況下，從PHY檢索到修復(fù)簽名并存儲在片上永久存儲器(eFuse of flash)上。該存儲器可存儲多個簽名，涵蓋不同的用例或條件，從而實現(xiàn)額外的用戶靈活性。

使用UCIe加速晶粒測試

測試時間非常寶貴。通過分層劃分測試策略以并行運行不同晶粒的測試，可以縮短測試時間。通過分層連接兩個晶粒的測試基礎(chǔ)設(shè)施，可以在多晶粒系統(tǒng)中跨多個晶粒擴(kuò)展層次結(jié)構(gòu)。這種方法允許從主晶粒中的單個JTAG（或類似）測試接口訪問多晶粒系統(tǒng)中的所有晶粒。

通常，測試時間的限制是將測試向量加載或讀取到晶粒中的時間。JTAG接口可能成為速度瓶頸。為了克服這一限制，設(shè)計人員可以使用現(xiàn)有的高速接口[如PCI Express (PCIe)或USB等]作為測試設(shè)備的接口。測試向量和命令針對該接口進(jìn)行打包，并在生產(chǎn)測試階段在晶粒上進(jìn)行解包。

許多晶粒沒有高速接口，但是在測試期間，UCIe晶粒間接口可用于以很快的速度在晶粒間傳輸大型測試向量和命令。UCI晶粒間接口可在整個多晶粒系統(tǒng)中擴(kuò)展高速DFT訪問，而不會增加引腳數(shù)量，這對IO和面積都有限制的晶粒非常重要。

總結(jié)

除了UCIe晶粒間接口外，支持所有這些測試和可靠性增強(qiáng)功能的共同點是可以連接所有內(nèi)部模塊的測試、修復(fù)和監(jiān)控結(jié)構(gòu)。測試、維修和監(jiān)控結(jié)構(gòu)跨越多晶粒系統(tǒng)中的各種晶粒，提供結(jié)構(gòu)化的分層基礎(chǔ)設(shè)施，實現(xiàn)以下重要功能：

1.管理多晶粒系統(tǒng)中各個晶粒的測試

2.優(yōu)化測試計劃以縮短測試時間

3.通過UCIe接口支持跨晶粒的高速測試訪問

4.從UCIe接口中嵌入的運行狀況監(jiān)控接口收集信

息，并實現(xiàn)進(jìn)一步的系統(tǒng)級處理

5.管理非易失性存儲器中PHY修復(fù)簽名的存儲

6.以及其它功能

Synopsys提供全面且可擴(kuò)展的多晶粒系統(tǒng)解決方案（包括EDA和IP），以實現(xiàn)快速異構(gòu)集成。為了實現(xiàn)安全可靠的晶粒間連接Synopsys提供完整的UCIe控制器、PHY和驗證IP解決方案。作為Synopsys SLM 和測試系列的一部分，可提供完整的UCIe監(jiān)控、測試和修復(fù)(MTR)解決方案以及STAR層階系統(tǒng)(SHS)解決方案。MTR解決方案包括用于測量UCIe通道信號質(zhì)量的信號完整性監(jiān)控器、用于自測試的BIST以及用于冗余通道分配的修復(fù)邏輯，而SHS解決方案則作為支持行業(yè)標(biāo)準(zhǔn)IEEE 1687、IEEE 1149.1、IEEE 1838接口的連接結(jié)構(gòu)。該完整解決方案可在硅生命周期的所有階段對UCIe進(jìn)行高效且高性價比的運行狀況監(jiān)測，這對多晶粒系統(tǒng)的可靠運行至關(guān)重要。

（本文章選自新思科技IP技術(shù)公告）

審核編輯：湯梓紅