FPGA學(xué)習(xí)-分頻器設(shè)計(jì)

分頻器設(shè)計(jì)

一：分頻器概念

板載時(shí)鐘往往是有限個(gè)（50MHZ/100MHZ/24MHZ/60MHZ…），如果在設(shè)計(jì)中需要其他時(shí)鐘時(shí)，板載時(shí)鐘不滿足時(shí)，需要對(duì)板載時(shí)鐘進(jìn)行分頻/倍頻，目的是用于滿足設(shè)計(jì)的需求。

分頻：產(chǎn)生比板載時(shí)鐘小的時(shí)鐘。

倍頻：產(chǎn)生比板載時(shí)鐘大的時(shí)鐘。

二：分頻器的種類

對(duì)于分頻電路來(lái)說(shuō)，可以分為整數(shù)分頻和小數(shù)分頻。

整數(shù)分頻：偶數(shù)分頻和奇數(shù)分頻。

小數(shù)分頻：半整數(shù)分頻和非半整數(shù)分頻。

三：分頻器的思想

采用計(jì)數(shù)器的思想實(shí)現(xiàn)。

例子1：模10計(jì)數(shù)器

假設(shè)系統(tǒng)時(shí)鐘sys_clk是50MHZ，對(duì)應(yīng)的時(shí)鐘周期Tclk=20ns，計(jì)數(shù)器每計(jì)數(shù)一次需要20ns，那么計(jì)數(shù)10次需要200ns。

1：整數(shù)分頻：偶數(shù)分頻（Duty：50％）

計(jì)數(shù)器計(jì)數(shù)10個(gè)持續(xù)時(shí)間為T=200ns，那么輸出頻率:

F=1/T=1/200ns=10^9/200HZ=5MHZ。

1MHZ=10^3KHZ=10^6HZ

通過(guò)模10計(jì)數(shù)器得到的頻率為5MHZ，

占空比：高電平持續(xù)時(shí)間占整個(gè)周期比值。

50MHZ~5MHZ：10分頻電路（Duty：50％）

2：整數(shù)分頻：偶數(shù)分頻（輸出時(shí)鐘高電平持續(xù)系統(tǒng)時(shí)鐘一個(gè)周期：尖峰脈沖信號(hào)）

3：整數(shù)分頻：偶數(shù)分頻（Duty：60％）

根據(jù)上述偶數(shù)分頻的方式，可以得出以下結(jié)論：

Fsys_clk= 50MHZTsys_clk= 1/Fsys_clk= 20ns

如果Fclk_out = 5MHZTclk_out = 1/ Fclk_out = 200ns

以系統(tǒng)時(shí)鐘上升沿來(lái)時(shí)，使其計(jì)數(shù)器加1，換句話說(shuō)計(jì)數(shù)器計(jì)數(shù)一次需要20ns，當(dāng)滿足200ns持續(xù)時(shí)間時(shí)，需要讓計(jì)數(shù)器計(jì)數(shù)10次。

那么計(jì)數(shù)器計(jì)數(shù)最大值cnt_max=10。

推導(dǎo)公式：cnt_max(計(jì)數(shù)器計(jì)數(shù)最大值) = 200ns/20ns = Tclk_out/ Tsys_clk= Fsys_clk/ Fclk_out

4：整數(shù)分頻：奇數(shù)分頻

例子1：5分頻電路（50MHZ--->10MHZ）：Duty=3:2

測(cè)試3：5分頻電路（Duty=3:2）

例子2：5分頻電路（50MHZ--->10MHZ）：Duty=1:1

首先需要設(shè)置兩個(gè)計(jì)數(shù)器（0~4），第一個(gè)計(jì)數(shù)器以時(shí)鐘上升沿計(jì)數(shù)，第二個(gè)計(jì)數(shù)器以時(shí)鐘下降沿計(jì)數(shù)，都分別產(chǎn)生5分頻電路，且占空比都為3:2，最后輸出5分頻電路占空比1:1就是由上述兩個(gè)5分頻電路相與得到的。

clk_out = clk_out1 & clk_out2;

如果5分頻電路占空比是2:3時(shí)，最后輸出5分頻電路占空比1:1就是由上述兩個(gè)5分頻電路相或得到的。

clk_out = clk_out1 | clk_out2;

測(cè)試4：5分頻電路（Duty=1:1）

測(cè)試5：5分頻電路（Duty=1:1）

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