淺談阻抗匹配（七）傳輸線(xiàn)的端接技術(shù)

其他端接方式：

3.過(guò)渡匹配

優(yōu)點(diǎn)：成本低，功耗低。在高速高頻信號(hào)中應(yīng)用廣泛。

缺點(diǎn)：反射依然存在，只是優(yōu)化。

4.使用Power Divider / Splitter

仿真驗(yàn)證結(jié)果表明，端接技術(shù)可以有效抑制傳輸線(xiàn)上的反射噪聲，改善高速電路的性能。任何一種端接匹配都要和拓?fù)湎嗦?lián)系，根據(jù)信號(hào)質(zhì)量的要求并綜合考慮端接技術(shù)對(duì)信號(hào)的影響，才能得到最佳的端接匹配效果。篇幅限制，后續(xù)再介紹常用的一些端接和匹配實(shí)例。

5.多負(fù)載端接技術(shù)

在實(shí)際電路中常常會(huì)遇到單一驅(qū)動(dòng)源驅(qū)動(dòng)多個(gè)負(fù)載的情況，這時(shí)需要根據(jù)負(fù)載情況及電路的布線(xiàn)拓?fù)浣Y(jié)構(gòu)來(lái)確定端接方式和使用端接的數(shù)量。一般情況下可以考慮以下兩種方案。

多負(fù)載串行方式下的端接策略

如果多個(gè)負(fù)載之間的距離較近，可通過(guò)一條傳輸線(xiàn)與驅(qū)動(dòng)端連接，負(fù)載都位于這條傳輸線(xiàn)的終端，這時(shí)只需要一個(gè)端接電路。如采用串行端接，則在傳輸線(xiàn)源端加入一串行電阻即可，上圖a所示。

如采用并行端接（以簡(jiǎn)單并行端接為例），則端接應(yīng)置于離源端距離最遠(yuǎn)的負(fù)載處，同時(shí)，線(xiàn)網(wǎng)的拓?fù)浣Y(jié)構(gòu)應(yīng)優(yōu)先采用菊花鏈的連接方式，如上圖b所示。

如果多個(gè)負(fù)載之間的距離較遠(yuǎn)，需要通過(guò)多條傳輸線(xiàn)與驅(qū)動(dòng)端連接，這時(shí)每個(gè)負(fù)載都需要一個(gè)端接電路。

如采用串行端接，則在傳輸線(xiàn)源端每條傳輸線(xiàn)上均加入一串行電阻，如下圖a所示。如采用并行端接（以簡(jiǎn)單并行端接為例），則應(yīng)在每一負(fù)載處都進(jìn)行端接，如下圖b所示。

在采用匹配的時(shí)候，但要確保匹配元件盡量靠近源端或負(fù)載端，這樣可以減少電感，使匹配更為有效。

6.端接技術(shù)比較

7.不同工藝器件的端接策略

阻抗匹配與端接技術(shù)方案隨著互聯(lián)長(zhǎng)度和電路中邏輯器件的家族在不同也會(huì)有所不同，只有針對(duì)具體情況，使用正確適當(dāng)?shù)亩私臃椒ú拍苡行У販p小信號(hào)反射。

一般來(lái)說(shuō)，對(duì)于一個(gè)CMOS工藝的驅(qū)動(dòng)源，其輸出阻抗值較穩(wěn)定且接近傳輸線(xiàn)的阻抗值，因此對(duì)于CMOS器件使用串行端接技術(shù)就會(huì)獲得較好的效果。而TTL工藝的驅(qū)動(dòng)源在輸出邏輯高電平和低電平時(shí)其輸出阻抗有所不同，這時(shí)，使用并行戴維寧端接方案則是一種較好的策略。

ECL器件一般都具有很低的輸出阻抗，因此，在ECL電路的接收端使用一下拉端接電阻（下拉電平需要根據(jù)實(shí)際情況選?。﹣?lái)吸收能量則是ECL電路的通用端接技術(shù)。

當(dāng)然，上述方法也不是絕對(duì)的，具體電路上的差別、網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)的選取、接收端的負(fù)載數(shù)等都是可以影響端接策略的因素，因此在高速電路中實(shí)施電路的端接方案時(shí)，需要根據(jù)具體情況通過(guò)分析仿真來(lái)選取合適的端接方案以獲得最佳的端接效果。