Tempus DRA 套件：使用先進(jìn)的芯片建模實(shí)現(xiàn)高達(dá) 10% 的 PPA 提升

實(shí)現(xiàn)簽核時(shí)，為了保證芯片設(shè)計(jì)的耐用性，設(shè)計(jì)師會(huì)面臨重重挑戰(zhàn)，利用 Cadence Tempus 設(shè)計(jì)穩(wěn)健性分析（DRA）套件為設(shè)計(jì)工程師提供領(lǐng)先的建模技術(shù)，可實(shí)現(xiàn)最佳功耗、性能和面積目標(biāo)（PPA）。

相較于傳統(tǒng)方法，Tempus DRA 套件提供了一套全面的高級(jí)分析功能，有望增強(qiáng)設(shè)計(jì)級(jí)穩(wěn)健性，實(shí)現(xiàn)更優(yōu) PPA。

使用 Tempus DRA 套件完成完整分析后，設(shè)計(jì)工程師可以利用 Cadence Innovus 設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)中的 Tempus ECO 選項(xiàng)進(jìn)行模塊級(jí)的收斂，并使用 Cadence Certus 收斂解決方案進(jìn)行子系統(tǒng)/全芯片層的簽核收斂，顯著提高設(shè)計(jì)收斂速度，優(yōu)化 PPA 目標(biāo)達(dá)成。

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