如何通過(guò)有源器件實(shí)現(xiàn)低功耗及小的芯片面積呢？

高速SerDes的數(shù)據(jù)和時(shí)鐘通路上需要很多buffer，傳統(tǒng)CML buffer的有限帶寬往往限制系統(tǒng)的奈奎斯特頻率，采用電阻負(fù)載串聯(lián)無(wú)源電感的方式理論上最大可將帶寬boost 1.8倍左右，大量無(wú)源器件的引入無(wú)疑增大了研發(fā)成本。本期跟大家聊聊如何通過(guò)有源器件實(shí)現(xiàn)電感特性，從而實(shí)現(xiàn)低功耗、高帶寬以及小的芯片面積。

**1 **CML buffer

我們先一起回憶一下PI一講中PI的整體框圖 ，如圖1所示。圖中的DCC Circuit、Clock Buffer、Phase Mixer、Limiting Amplifier電路都是CML 結(jié)構(gòu)或其變形。當(dāng)時(shí)鐘頻率為5GHz時(shí)，圖1所示結(jié)構(gòu)，功耗輕易就能達(dá)到20mA，隨著時(shí)鐘頻率的進(jìn)一步提升，即使不care功耗，傳統(tǒng)CML結(jié)構(gòu)Buffer也很難滿足如此高的頻率。

將CML Buffer的電阻負(fù)載換成有源電感，可在低頻處引入零點(diǎn)，從而boost CML Buffer的帶寬，實(shí)現(xiàn)低功耗、高帶寬、小面積。

Fig1. Block diagram of PI

文獻(xiàn)[2]給出的phase mixer，同樣采用CML結(jié)構(gòu)，如圖2所示。通過(guò)調(diào)整負(fù)載電阻、電容及尾電流的大小在20 nm CMOS工藝下實(shí)現(xiàn)0.5-16.3 Gbps的寬頻率范圍內(nèi)的線性插值。

Fig2. Ref[2]proposed bandwidth adjustable phase mixer

**2 ** （Active）Inductor

2.1 Working principle and application of active inductor

將圖2相位差值器的電阻負(fù)載換成有源電感負(fù)載 即可實(shí)現(xiàn)帶寬拓展，如圖3所示。

Fig3. PI mixer with active inductor load

設(shè)與圖3負(fù)載管MP1相連的電阻電容分別為Rg和Cgs，MP1柵漏寄生電容為Cgd，畫(huà)出有源負(fù)載的小信號(hào)等效模型，如圖4所示。

Fig4. Active inductor load and small-signal equivalent model

列出圖4中Vx和Vout節(jié)點(diǎn)的KCL方程

KCL@Vx:(Vout-Vx)/[Rg//(1/sCgd)]=sCgsVx,得:Vx=Vout/(1+s[Rg//(1/sCgd)]Cgs)

KCL@Vout:Iout=gMp1Vx+Vout/r oMp1 +(Vout-Vx)/[Rg//(1/sCgd)]

可得，Zout為Zout=Vout/Iout=(1+s[Rg//(1/sCgd)]Cgs)/(s(Cgs+[Rg//(1/sCgd)]Cgs/r ~oMp1~ )+(g ~Mp1~ +1/r ~oMp1~ ))

由Zout表達(dá)式可得，在1/Rg(Cgs+Cgd)處存在一個(gè)左半平面低頻零點(diǎn)，Zout的幅頻特性曲線，如圖5所示，圖中的R為Rg，gm為MP1的跨導(dǎo)。合理設(shè)置R、Cgs及gm可實(shí)現(xiàn)不同頻率的補(bǔ)償。

Fig5. Active inductor small-signal impedance versus frequency

圖6給出了傳統(tǒng)CML buffer及有源電感負(fù)載buffer的幅頻特性曲線，可見(jiàn)采用有源電感結(jié)構(gòu)不僅可以boost高頻分量及帶寬，而且可以衰減低頻分量。換句話說(shuō)有源電感負(fù)載結(jié)構(gòu)可以看作一個(gè)帶通濾波器，抑制了低頻噪聲、DCD、dc offset，增大了帶寬，有利于減小時(shí)鐘jitter，同時(shí)提高INL。

Fig6. CML stage small-signal gain versus frequency for resistive load(dashed line) and active inductor load(solid line)

參考文獻(xiàn)[4-5]同樣采用有源電感負(fù)載實(shí)現(xiàn)與圖6相同的功能，參考文獻(xiàn)[4]仿真結(jié)果如圖7所示。

Fig7. Simulated frequency response of active inductor clock buffer circuit

參考文獻(xiàn)[5]將有源電感負(fù)載結(jié)構(gòu)用在了基于16 nm FinFET CMOS工藝的32.75 Gbps的SerDes中，PI結(jié)構(gòu)如圖8所示，左上角給出的PI線性度曲線，可見(jiàn)其具有非常好的線性度。

Fig8. Active inductor based low power linear PI

2.2 applicationof passive inductor

之前跟大家聊過(guò)一期無(wú)源電感，無(wú)源電感除了面積大外，似乎沒(méi)有什么別的缺點(diǎn)。LCVCO中的電感線圈面積可以輕松到達(dá)幾百um^2^，LCVCO高Q值的需求，使其無(wú)法采用太多層金屬堆疊繞制成大感值小面積的電感。

在某些場(chǎng)合，適當(dāng)引入小尺寸的無(wú)源電感，會(huì)簡(jiǎn)化你的設(shè)計(jì)，如Tx輸出和Rx輸入。圖9給出了Rx輸入端的等效電路。

不同于LCVCO，Rx輸入端利用電感兩端電流不能突變特性來(lái)產(chǎn)生零點(diǎn)，進(jìn)而拓展Rx輸入端帶寬。圖9要滿足0.5-16.3 Gbps的數(shù)據(jù)通信，這里利用電感的交流特性實(shí)現(xiàn)寬頻率范圍內(nèi)的50Ω阻抗匹配（假設(shè)直流電阻已精確校準(zhǔn)）

Fig9. Rx input stage

圖10給出了Rx輸入端半邊等效電路，T-coil結(jié)構(gòu)電感將端接電阻和PAD電容分離，利用電感兩端電流不能突變的原理，當(dāng)Rx輸入級(jí)電流階躍信號(hào)來(lái)臨時(shí)，只給PAD電容充電，初始時(shí)刻由于電感對(duì)電流的阻塞作用，不會(huì)分流到端接電阻，從而實(shí)現(xiàn)快速頻率響應(yīng)。

Fig10. Passive input network with T-coil

3 Consideration anddiscussion

Rx輸入端T-coil結(jié)構(gòu)電感Layout上如何實(shí)現(xiàn)？抽頭系數(shù)、感值如何確定？圖9放大器有什么特別之處嗎？采用什么結(jié)構(gòu)？該如何實(shí)現(xiàn)？50Ω阻抗匹配又該如何實(shí)現(xiàn)？