介紹一下Layout相關(guān)效應(yīng)

高性能模擬電路中如果layout處理不好很容易惡化模擬電路性能，除了之前給大家介紹的版圖布局布線及電源網(wǎng)絡(luò)的劃分，還要留意LDE（Layout Dependent Effect），LDE主要包含STI（Shallow Trench Isolation）和WPE（Well Proximity Effect），本期重點(diǎn)介紹一下這兩種效應(yīng)并簡(jiǎn)單介紹一下其他layout相關(guān)效應(yīng)，希望對(duì)大家有所幫助。

1. LDE

layout相關(guān)效應(yīng)主要包含以下幾個(gè)方面：

其中LOD（Length of Diffusion）Effect，也稱為STI Stress Effect。下面章節(jié)將逐一展開layout相關(guān)效應(yīng)。

2. 常見LDE****定義

2.1 LOD

LOD（Length of Diffusion）Effect，也稱為STI Stress Effect，顧名思義就是有源區(qū)外的STI隔離會(huì)對(duì)其帶來應(yīng)力作用，從而影響晶體管閾值電壓，通常用Poly到有源區(qū)邊界的距離（SA/SB，如Fig9所示）來描述，如圖1所示。

Fig1. LOD效應(yīng)

2.2 WPE

集成電路在制造過程中，對(duì)阱作離子注入時(shí)，注入的離子與阱區(qū)周圍的光刻膠發(fā)生濺射而富集在阱的邊緣，因而在水平方向呈現(xiàn)摻雜濃度的非均一性，這會(huì)導(dǎo)致阱區(qū)中的MOS管的閾值電壓隨晶體管與阱邊緣的距離（SC_L/SC_R/SC_T/SC_B，如Fig9所示）而發(fā)生變化，這一特性稱為WPE，如圖2所示。

Fig2. WPE效應(yīng)

2.3 OSE

OD到OD之間的距離（SFAX_L/SFAX_R/SFAX_T/SFAX_B，如Fig9所示）也會(huì)影響晶體管特性，這一特性稱為OSE，如圖3所示。

Fig3. OSE效應(yīng)

2.4 PLE

Length長(zhǎng)度（PLODA1/PLODA2/PLODA3/PLODB1/PLODB2/PLODB3，如Fig9所示）也會(huì)影響晶體管特性，這一特性稱為PLE，如圖4所示。

Fig4. PLE效應(yīng)

2.5 MBE

N/P管金屬邊界之間的距離（SMBT/SMBB，如Fig9所示）也會(huì)影響晶體管特性，這一特性稱為MBE，如圖5所示。

Fig5. MBE效應(yīng)

2.6 OJE

拐角的OD與非拐角OD也會(huì)影響晶體管特性，這一特性稱為OJE，如圖6所示。

Fig6. OJE效應(yīng)

2.7 PPE

Poly之間的pitch也會(huì)影響晶體管特性，這一特性稱為PPE，如圖7所示。

Fig7. PPE效應(yīng)

2.8 CPO

Poly Cut的位置也會(huì)影響晶體管特性，這一特性稱為CPO，如圖8所示。

Fig8. CPO效應(yīng)

2.9 LDE Summary

2.1~2.8節(jié)中的LDE總結(jié)如下圖9所示。

Fig9. LDE Summary

圖中參數(shù)說明如下：

前后仿網(wǎng)表中LDE相關(guān)參數(shù)如下：

3. 項(xiàng)目中的LOD****問題

圖10為lcvco中的偏置電路，后仿發(fā)現(xiàn)ss_lvlt（ss低溫低壓）corner下lcvco振蕩頻率偏小。為了debug這一問題，嘗試了很多方法，前仿時(shí)偏置電流由50uA加大到100uA發(fā)現(xiàn)與后仿現(xiàn)象一致，因此懷疑后仿時(shí)注入lcvco的電流偏大引起lcvco振幅偏大，進(jìn)而使lcvco中等效并聯(lián)電容偏大，降低了振蕩頻率。

后仿發(fā)現(xiàn)ss_lvlt corner下M1管的閾值電壓偏大，導(dǎo)致M1管源端電壓低到70mV，而M4管源端電壓為200mV，由于溝道長(zhǎng)度調(diào)制效應(yīng)，使得流過M4管的電流偏大，進(jìn)而降低了lcvco振蕩頻率。

查看layout發(fā)現(xiàn)M1管兩側(cè)未加dummy管，有源區(qū)邊界處的STI隔離產(chǎn)生的應(yīng)力使得M1管閾值電壓偏大，M1管兩側(cè)加dummy后，再次后仿發(fā)現(xiàn)ss_lvlt corner下lcvco振蕩頻率正常。

Fig10. lcvco中的偏置電路

4. 減小LDE****方法

①減小阱的個(gè)數(shù)，將同一電位的器件放在一個(gè)阱里，適當(dāng)拉大有源區(qū)到阱邊界的距離，NMOS距離阱邊界較近時(shí)，閾值電壓會(huì)增大50mV，當(dāng)距離拉大到3um以上，閾值電壓基本不受影響；②提高管子的對(duì)稱性并加入dummy，減小STI應(yīng)力的同時(shí)增大了非dummy器件到阱邊界的距離；③對(duì)于高性能模擬電路而言，盡可能保持管子周圍及自身環(huán)境（包括OD到OD間的距離、Poly長(zhǎng)度等）一致。