信號(hào)完整性學(xué)習(xí)筆記之CML

CML即Current Mode Logic，也就是電流模式邏輯，CML電路主要靠電流驅(qū)動(dòng)，可以說(shuō)CML是所有高速數(shù)據(jù)接口形式中最簡(jiǎn)單的一種，它的輸入與輸出是匹配好的，從而減少了外圍器件，使用時(shí)直接連接就可以，基本上不需要在IC外面做匹配，此特點(diǎn)使單板硬件設(shè)計(jì)更簡(jiǎn)單，單板看起來(lái)更簡(jiǎn)潔，CML的擺幅較小，功耗比較低。

CML輸出結(jié)構(gòu)：

如上圖所示，CML的輸出電路形式是一個(gè)差分對(duì)，該差分對(duì)的集電極電阻為50ohm，輸出信號(hào)的高低電平切換是靠共發(fā)射極差分對(duì)的開(kāi)關(guān)控制的，差分對(duì)的發(fā)射極到地的恒流源典型值為16mA，假定CML的輸出負(fù)載為一50ohm上拉電阻，則單端CML輸出信號(hào)的擺幅為VCC~VCC-0.4V。

在這種情況下，差分輸出信號(hào)擺幅為800mV，共模電壓為VCC-0.2V。若CML輸出采用交流耦合至50ohm 負(fù)載，這時(shí)的直流阻抗由集電極電阻決定，為50ohm，CML輸出工模電壓變?yōu)閂CC-0.4V，差分信號(hào)擺幅仍為800mV。

CML波形：

CML的輸入一般都是片內(nèi)匹配好的，50ohm上拉到VCC，而且大部分是交流耦合。

CML的輸入結(jié)構(gòu)：

CML的擺幅一般在600mV-100mV之間，典型值為800mV。 CML邏輯參數(shù)：

CML的優(yōu)點(diǎn)是功耗低，速度高，但是驅(qū)動(dòng)能力不如LVPECL，傳輸距離也沒(méi)有ECL遠(yuǎn)。

LVPECL/LVDS/CML三種邏輯比較：